Elektrotechnik verilog

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Unterschied zwischen >> und >>> in Verilog?

Was ist der Unterschied zwischen >>und >>>in Verilog / System Verilog? Ich weiß, dass ==nur für 1 und 0 ===getestet wird , während für 1, 0, X, Z getestet wird. Wie ähnelt das dem Schichtführer?

8 verilog system-verilog data-operator

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Warum können Verzögerungen in Verilog nicht synthetisiert werden?

Ich habe immer gelesen, dass im RTL-Code deklarierte Verzögerungen niemals synthetisiert werden können. Sie sind nur für Simulationszwecke gedacht und moderne Synthesewerkzeuge ignorieren Verzögerungsdeklarationen im Code. Zum Beispiel: x = #10 y;wird als betrachtetx = y; vom Synthesewerkzeug . Was sind die Gründe, warum Verzögerungsdeklarationen in einer Hardwarebeschreibungssprache (z. B. …

8 verilog vlsi system-verilog asic

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Erkennen Sie Register, die nicht zurückgesetzt werden

Beim Schreiben von Verilog verwende ich verschiedene "Linters", die Fehler und Warnungen ausgeben. Dies sind mein Simulator (ModelSim), mein Compiler (Quartus II) sowie ein Linter (Verilator). Zusammen habe ich eine gute Abdeckung für häufige Fallstricke, wie z. B. Fehlanpassungen der Busgröße und abgeleitete Latches. Leider erkennt keines der drei Tools …

8 fpga verilog

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Warum verschlingt dieser Verilog 30 Makrozellen und Hunderte von Produktbegriffen?

Ich habe ein Projekt, das 34 Makrozellen eines Xilinx Coolrunner II verbraucht. Ich bemerkte, dass ich einen Fehler hatte und verfolgte ihn wie folgt: assign rlever = RL[0] ? 3'b000 : RL[1] ? 3'b001 : RL[2] ? 3'b010 : RL[3] ? 3'b011 : RL[4] ? 3'b100 : RL[5] ? 3'b101 …

8 verilog xilinx programmable-logic

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Wie werden Verilog-Anweisungen "immer" in Hardware implementiert?

Die Verilog- alwaysAussage, nämlich always @(/* condition */) /* block of code */ führt das aus, block of codewann immer conditiones erfüllt ist. Wie ist ein solcher alwaysBlock in Hardware implementiert?

8 verilog

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Signal n-mal in Verilog verketten

wire [7:0] dummyWie kann ich ein gegebenes Signal nmal verketten ? Das heißt, gibt es eine Notation für Folgendes: {dummy, ..., dummy} // n times ?

8 verilog

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Generieren Sie eine 100-Hz-Uhr aus einer 50-MHz-Uhr in Verilog

Ich habe eine DE0-Karte mit einer 50-MHz-Uhr, die ich in Verilog auf 100 Hz senken möchte. Könnte mir jemand mit dem Code helfen, um dies zu tun?

7 fpga verilog

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Warum haben FPGAs Latches, wenn sie fast nie verwendet werden?

Diese Frage ist eine Folgefrage der bestehenden Frage: "Wann werden Latches besser verwendet als Flip-Flops in einem fpga, das beides unterstützt?" . Wenn die Verwendung von Latches in FPGAs auf seltenste oder seltenste Situationen beschränkt ist, warum haben FPGAs überhaupt Latches? Ich meine, die meisten FPGA-Designs verwenden es nicht. Warum …

7 fpga verilog vhdl xilinx intel-fpga

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Generieren Sie in Verilog eine n-Bit-Zufallszahl

Ich kann in Verilog leicht eine Zufallszahl von 32 Bit Breite erzeugen $random. Gibt es eine Möglichkeit, eine Zufallszahl von genau nBits zu generieren (sagen wir n = 70)? Ich denke, ich könnte viele 32-Bit-Zufallszahlen verketten und mich dann auf die erforderliche Anzahl von Bits beschränken, aber das scheint ein …

7 verilog

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Verilog UART Transmitter sendet Bytes außer Betrieb

Ich habe den folgenden Verilog-Code, der nach dem Drücken einer Taste nacheinander 8 Bytes an die serielle Schnittstelle sendet. Das Problem ist, dass die Bytes nicht in der richtigen Reihenfolge gesendet werden, was ich erwarten würde. Wenn ich zum Beispiel die Bytes 0xDE, 0xAD, 0xBE, 0xEF, 0xDE, 0xAD, 0xBE, 0xEF …

7 fpga verilog uart

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ASIC-Verfeinerung Muss ich alle möglichen Kombinationen überprüfen?

Ich mache derzeit eine ASIC Black Box-Überprüfung. Angenommen, ich habe ein Modul mit 200 Eingangsports mit jeweils 12 Bit Breite und einen Ausgangsport mit 64 Bit Breite. Sagen wir, es ist rein kombinatorisch im Inneren. [11:0] +------------+ inputport 0 ------/------> | | . -------------> | | [63:0] . -------------> | …

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Was ist der Unterschied zwischen reg und wire nach der Synthese?

Angenommen, ich habe diese beiden Codes: module wire_example( a, b, y); input a, b; output y; wire a, b, y; assign y = a & b; endmodule und der zweite ist: module reg_combo_example( a, b, y); input a, b; output y; reg y; wire a, b; always @ ( a …

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Wie kann ich dem bidirektionalen Port in Verilog einen Wert zuweisen?

Ich versuche, in Verilog einen bidirektionalen Port zu verwenden, damit ich Empfangsdaten über diesen senden kann. Mein Problem ist, dass beim Versuch, dem Port innerhalb einer Aufgabe einen Wert zuzuweisen, immer wieder eine Fehlermeldung angezeigt wird. Was ist der richtige Weg, um diesen Variablentypen einen Wert zuzuweisen? Mein Code lautet …

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Verschiedene Addierer-Implementierungen

Ich stelle eine ALU zusammen, die ich auf einem FPGA synthetisieren möchte. Der Carry-Look-Ahead-Addierer ist derjenige, den viele im Gegensatz zum Ripple-Carry-Addierer verwenden. Ein Gedanke kam mir jedoch in den Sinn. Die Ripple-Carry-Addierer, die ich zuvor zusammengestellt habe, haben einfach eine Reihe von Ein-Bit-Volladdierern, die miteinander verbunden sind. Was wäre, …

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Übungsbasiertes Buch zum Erlernen von Verilog / vhdl?

Ich hatte vor, ein HDL zu lernen (vorzugsweise Verilog, da ich in den folgenden Semestern einen Kurs darin belegen muss). Mein ursprünglicher Plan war es, zuerst die Syntax zu lernen und dann alle digitalen Systeme zu implementieren, die ich in meinem Kurs für digitale Elektronik mit HDL studiert habe. Aber …

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Als «verilog» getaggte Fragen