Elektrotechnik vlsi

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Warum sind nicht mehr voll asynchrone Schaltungen verbreitet? [geschlossen]

Geschlossen . Diese Frage ist meinungsbasiert . Derzeit werden keine Antworten akzeptiert. Möchten Sie diese Frage verbessern? Aktualisieren Sie die Frage, damit sie mit Fakten und Zitaten beantwortet werden kann, indem Sie diesen Beitrag bearbeiten . Geschlossen vor 10 Monaten . Nach meinem Verständnis basieren die meisten modernen Consumer-CPUs auf …

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Sind Hühnchenstücke in weltraumgeeigneten ICs zurückgeblieben?

Ein Hühnchen "ist ein Stück auf einem Chip, mit dem der Designer eines der Merkmale des Chips deaktivieren kann, wenn es sich als fehlerhaft herausstellt oder die Leistung beeinträchtigt." Würden raumqualifizierte Logikkomponenten dieses Merkmal beibehalten, oder würde die endgültige "Best Practice" des Entwurfs eines raumqualifizierten IC redundante Merkmale, die von …

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Präzise Unterschiede zwischen DRAM- und CMOS-Prozessen

Es gibt einige Fragen, die den Unterschied zwischen Standard-CMOS-Prozessen und der DRAM-Herstellung erwähnen: Warum haben Mikrocontroller so wenig RAM? Wie integrieren sie Logik in einen DRAM-Prozess, während sie SDRAM herstellen? Welche Unterschiede gibt es genau oder ist dies ein Geschäftsgeheimnis? Ich hätte gerne eine detaillierte Antwort für jemanden mit einem …

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Welche Methode schlagen Sie für das Prototyping asynchroner Schaltungen vor?

Ich war überrascht und bis zu einem gewissen Grad schockiert, als ich feststellte, dass es kein etabliertes Werkzeug zum Entwerfen und Prototypen von asynchronen Schaltungen gibt. Ich suche weiterhin mit Google und anderen Mitteln, um eine gute Methode zum Entwerfen von asynchronen VLSI-Schaltkreisen zu finden, aber bisher haben die Suchanfragen …

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Warum können Verzögerungen in Verilog nicht synthetisiert werden?

Ich habe immer gelesen, dass im RTL-Code deklarierte Verzögerungen niemals synthetisiert werden können. Sie sind nur für Simulationszwecke gedacht und moderne Synthesewerkzeuge ignorieren Verzögerungsdeklarationen im Code. Zum Beispiel: x = #10 y;wird als betrachtetx = y; vom Synthesewerkzeug . Was sind die Gründe, warum Verzögerungsdeklarationen in einer Hardwarebeschreibungssprache (z. B. …

8 verilog vlsi system-verilog asic

Als «vlsi» getaggte Fragen