Elektrotechnik synthesis

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Ich bin ein bisschen verwirrt, ob ich in VHDL ganze Zahlen für Synthesesignale und Ports usw. verwenden soll. Ich benutze std_logic auf höchster Ebene Ports, aber intern ich wurde überall lagen ganze Zahlen verwenden. Ich bin jedoch auf einige Verweise auf Personen gestoßen, die sagten, Sie sollten nur signierten / …

17 vhdl synthesis

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Warum haben digitale Geräte eine höhere Latenz als analoge?

Erklärt sich, dass die Verbreitung der digitalen Geräte länger dauert? Beispielsweise ist eine Softwaresynthese im Vergleich zu einer Hardwaresynthese sehr langsam.

14 analog software hardware synthesis synthesizer

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Wie kann ich in VHDL "egal" -Signale angeben?

In Logic Design-Kursen haben wir alle gelernt, dass es möglich ist, eine Logikfunktion zu minimieren, beispielsweise mithilfe einer Karnaugh-Karte oder des Quine-McCluskey-Algorithmus . Wir haben auch erfahren, dass "Don't Care" -Werte das Minimierungspotential erhöhen. Nehmen Sie zum Beispiel eine Registerdatei. Die write_addressund write_dataSignale spielen keine Rolle, wann das write_enableSignal ist …

11 vhdl synthesis optimization

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Generische kostenlose Verilog-Synthesetools?

Gibt es kostenlose oder Open-Source-Synthesetools, mit denen Verilog RTL in eine generische Gate-Netzliste konvertiert werden kann? (Bestehend aus generischen NAND-, NOR-, XOR-, D-Flops / Registern usw. Eine Optimierung ist nicht erforderlich.) Wenn nicht für die vollständige Sprache, wie wäre es dann mit einer "nützlichen" Teilmenge von RTL (über lediglich eine …

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Wie wird eine VHDL-Variable mit Synthesewerkzeugen synthetisiert?

Ich kenne zwei Möglichkeiten, wie eine VHDL-Variable mit einem Synthesewerkzeug synthetisiert wird: Variable als kombinatorische Logik synthetisiert Unbeabsichtigt als Latch synthetisierte Variable (wenn eine nicht initialisierte Variable einem Signal oder einer anderen Variablen zugewiesen wird) Auf welche andere Weise kann eine VHDL-Variable synthetisiert werden? (Beispiel: Kann es als FF interpretiert …

9 vhdl synthesis rtl

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So erhalten Sie ein FPGA-Design, das auf jeden Fall auf der tatsächlichen Hardware funktioniert

Ich habe gerade angefangen, digitales Logikdesign mit FPGAs zu lernen, und habe viele Projekte erstellt. Meistens (da ich eine Art Noob bin) habe ich ein Design, das perfekt simuliert (Verhaltenssimulation), aber nicht richtig synthetisiert. Meine Frage lautet also: "Welche Entwurfsschritte kann ich in meinen Workflow integrieren, um sicherzustellen, dass ich …

9 digital-logic fpga design xilinx synthesis

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ASIC-Verfeinerung Muss ich alle möglichen Kombinationen überprüfen?

Ich mache derzeit eine ASIC Black Box-Überprüfung. Angenommen, ich habe ein Modul mit 200 Eingangsports mit jeweils 12 Bit Breite und einen Ausgangsport mit 64 Bit Breite. Sagen wir, es ist rein kombinatorisch im Inneren. [11:0] +------------+ inputport 0 ------/------> | | . -------------> | | [63:0] . -------------> | …

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Was ist der Unterschied zwischen reg und wire nach der Synthese?

Angenommen, ich habe diese beiden Codes: module wire_example( a, b, y); input a, b; output y; wire a, b, y; assign y = a & b; endmodule und der zweite ist: module reg_combo_example( a, b, y); input a, b; output y; reg y; wire a, b; always @ ( a …

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Als «synthesis» getaggte Fragen