Generische kostenlose Verilog-Synthesetools?

Gibt es kostenlose oder Open-Source-Synthesetools, mit denen Verilog RTL in eine generische Gate-Netzliste konvertiert werden kann? (Bestehend aus generischen NAND-, NOR-, XOR-, D-Flops / Registern usw. Eine Optimierung ist nicht erforderlich.) Wenn nicht für die vollständige Sprache, wie wäre es dann mit einer "nützlichen" Teilmenge von RTL (über lediglich eine Netzliste auf Verilog-Gate-Ebene hinaus)?

Yosys macht genau das, was Sie wollen und unterstützt einen großen Teil von Verilog-2005. In den Verzeichnissen * / rtl / unter https://github.com/cliffordwolf/yosys-bigsim/ finden Sie Beispiele, die mit Yosys synthetisiert werden können.

Offenlegung: Ich bin der Autor von Yosys.

Icarus Verilog, OSS-Tool, sehr praktisch, hat sogar einen Simulator. http://iverilog.icarus.com/

Es ist ein Verilog-Simulations- und Synthesewerkzeug. Es arbeitet als Compiler und kompiliert in Verilog (IEEE-1364) geschriebenen Quellcode in ein Zielformat. Für die Batch-Simulation kann der Compiler eine Zwischenform namens vvp Assembly generieren. Zur Synthese generiert der Compiler Netzlisten im gewünschten Format. Der eigentliche Compiler soll Entwurfsbeschreibungen analysieren und ausarbeiten, die nach dem IEEE-Standard IEEE Std 1364-2005 geschrieben wurden.

Icarus Verilog ist in Arbeit, und da der Sprachstandard auch nicht stillsteht, wird es wahrscheinlich immer so sein. So sollte es sein. Ich werde jedoch von Zeit zu Zeit stabile Releases erstellen und mich bemühen, keine Funktionen zurückzuziehen, die in diesen stabilen Releases enthalten sind.

Das Hauptportierungsziel ist Linux, obwohl es auf vielen ähnlichen Betriebssystemen gut funktioniert. Verschiedene Personen haben vorkompilierte Binärdateien stabiler Releases für eine Vielzahl von Zielen bereitgestellt. Diese Releases werden von Freiwilligen portiert. Welche Binärdateien verfügbar sind, hängt also davon ab, wer sich die Zeit für die Verpackung nimmt. Icarus Verilog wurde als Befehlszeilentool auf das andere Betriebssystem portiert, und es gibt Installationsprogramme für Benutzer ohne Compiler. Sie können es auch vollständig mit kostenlosen Tools kompilieren, obwohl es vorkompilierte Binärdateien für stabile Releases gibt.

Ich denke, Ihre Anforderungen werden am besten von HDL Analyzer und Netlist Architect (HANA) erfüllt: https://sourceforge.net/projects/sim-sim/files / Es unterstützt fast alle Verilog 1995-2001-Konstrukte. Es generiert eine Ausgabe in Form von generischen Gates im Verilog-Format. Sie können auch die Technologiebibliothek angeben, der zugeordnet werden soll. Es hat ein eigenes Bibliotheksformat.