Elektrotechnik verilog

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Gesperrt . Diese Frage und ihre Antworten sind gesperrt, da die Frage nicht zum Thema gehört, aber historische Bedeutung hat. Derzeit werden keine neuen Antworten oder Interaktionen akzeptiert. Ich bin zwei Wochen von meinem ersten College-Kurs für digitales Logikdesign entfernt, und anscheinend wird es kein Abschlussprojekt geben - nur eine …

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Gibt es ein "Design Patterns" für synthetisierbare RTL?

Für Software ist das Buch Design Patterns eine Reihe von Mustern für allgemeine Aufgaben in Software und bietet Software-Anwendern eine allgemeine Terminologie, um einige der Komponenten zu beschreiben, die sie erstellen müssen. Gibt es ein solches Buch oder eine solche Ressource für synthetisierbare RTL oder RTL im Allgemeinen? Dinge wie …

11 vhdl verilog best-practice

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Wie schneide ich eine Ausdrucksbitbreite in Verilog ab?

Betrachten Sie einen Ausdruck wie: assign x = func(A) ^ func(B); Dabei ist der Ausgang der Funktion 32 Bit breit und x ist ein Draht mit 16 Bit. Ich möchte nur die niedrigsten 16 Bits des resultierenden xor zuweisen. Ich weiß, dass der obige Code das bereits tut, aber er …

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Was bedeutet das Rohrsymbol "|" vor einer Variablen

Ich analysiere einen Verilog-Code und habe so etwas gefunden wire z = |a & b; Während der Simulation verhält sich der Code genauso wie wire z = a & b; Also habe ich mich gefragt, was das |(Rohr-) Symbol bedeutet. Hat es einen Einfluss auf die Simulation / Synthese?

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So vergleichen Sie zwei Zahlen (Netze, Variablen, Konstanten) in Verilog

Ich bin neu bei Verilog und möchte lernen, wie man zwei Zahlen vergleicht. Vergleichen wir zum Beispiel einen Parameter oder reg (sagen wir a) mit der Zahl 2 (2'b10). Wie wird das in Verilog geschrieben?

10 verilog

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Mit beiden Kanten einer Uhr

Ich programmiere einen Altera Cyclone IV mit Verilog und Quartus II. In meinem Design möchte ich beide Flanken einer Uhr verwenden, damit ich die Taktteilung durch einen ungeraden Faktor mit einem Tastverhältnis von 50% durchführen kann. Hier ist ein Ausschnitt aus meinem Code: always @(posedge low_jitter_clock_i or negedge low_jitter_clock_i or …

10 fpga verilog intel-fpga

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Was ist ein Zeitversatz und warum kann er negativ sein?

Mein HDL-Compiler (Quartus II) generiert Timing-Berichte. Darin haben die Knoten eine Spalte "Taktversatz". Die einzige Definition des Zeitversatzes, die ich gefunden habe, ist in der TimeQuest-Dokumentation (siehe Seite 7-24): Verwenden Sie den set_clock_uncertaintyBefehl , um die Taktunsicherheit oder den Versatz für Übertragungen von Uhr zu Uhr manuell festzulegen . Wenn …

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Kostenlose VerilogA-Simulatoren [geschlossen]

Geschlossen. Diese Frage ist nicht zum Thema . Derzeit werden keine Antworten akzeptiert. Möchten Sie diese Frage verbessern? Aktualisieren Sie die Frage so dass es beim Thema für Elektrotechnik Stapel Börse. Geschlossen vor 5 Jahren . Es gibt viele kostenlose SPICE- und Verilog-Simulatoren wie LTSPICE oder TINA oder sogar WinSPICE. …

10 verilog development-tools simulation

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Generische kostenlose Verilog-Synthesetools?

Gibt es kostenlose oder Open-Source-Synthesetools, mit denen Verilog RTL in eine generische Gate-Netzliste konvertiert werden kann? (Bestehend aus generischen NAND-, NOR-, XOR-, D-Flops / Registern usw. Eine Optimierung ist nicht erforderlich.) Wenn nicht für die vollständige Sprache, wie wäre es dann mit einer "nützlichen" Teilmenge von RTL (über lediglich eine …

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Unterschied zwischen RTL und Behavioral Verilog

Kann mir jemand sagen, was der Unterschied zwischen RTL und Verhaltens-Verilog-Code ist? Gibt es auf diesen beiden Ebenen eine klare Abgrenzung zwischen den Entwürfen?

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PIC12F675 GP4 funktioniert nicht

Ich verwende einen PIC12F675 für ein Projekt, und bis auf eine Sache funktioniert alles einwandfrei . GP4 funktioniert nicht als digitales E / A. Ich habe mir die Konfigurationen und den Code viel angesehen, aber nichts gefunden. Konfiguration: #pragma config FOSC = INTRCCLK #pragma config WDTE = OFF #pragma config …

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SystemC vs HDLs

Ich bin derzeit an einem Universitätsprojekt zur Implementierung eines Prozessors eines vorhandenen Befehlssatzes beteiligt. Die Idee ist, dass ich am Ende des Projekts in der Lage sein sollte, dieses Design zu synthetisieren und es in einem FPGA auszuführen. Bis jetzt läuft alles gut. Ich habe vor einigen Tagen mit der …

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Gibt es eine Möglichkeit, einen Fehler bei der Kompilierung in Verilog bedingt auszulösen?

Ich habe ein parametrisiertes Modul in Verilog, bei dem die Parameter eine Taktrate und eine Aktualisierungsrate sind, mit denen berechnet wird, wie viele Inaktivitätszyklen zwischen Instanzen einer sich wiederholenden Operation eingefügt werden. Es ist jedoch sehr einfach, Parameter einzustellen, die nicht erreicht werden können (da die Operation nicht trivial dauert, …

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Wie kann ich aus verilog eine schematische Blockdiagramm-Bilddatei generieren?

Ich möchte ein Schema einer bestimmten Verilog-Modulhierarchie erstellen, das zeigt, welche Blöcke mit welchen anderen Blöcken verbunden sind. Ähnlich wie das Debussy / Verdi nschema-Tool von Novas / Springsoft oder eines von mehreren EDA-Tools, die einen grafischen Design-Browser für Ihre RTL bereitstellen. Welcher Werkzeugbereich steht zum programmgesteuerten Zeichnen von Schaltplänen …

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"Logic Design" vs. "Digital Circuit Design"

Ich bin mir bewusst, dass verschiedene Unternehmen unterschiedliche Definitionen für Berufsbezeichnungen haben, aber ist "Logikdesign" im Allgemeinen dasselbe wie "Design digitaler Schaltungen"?

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Als «verilog» getaggte Fragen