Elektrotechnik fpga

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Nun, dies ist eine Fortsetzung meiner Frage zum FPGA hier . Ich habe mich schließlich für einen Digilent Atlys mit einem Spartan 6-FPGA entschieden. Ich habe noch keine Erfahrung mit FPGAs, obwohl ich einige Arbeiten mit Mikrocontrollern durchgeführt habe. Ich habe die letzten Tage damit verbracht, Datenblätter des FPGA durchzulesen, …

11 fpga xilinx spartan

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Teilen eines Oszillators zwischen zwei ICs

Ich habe einen Mikrocontroller und ein FPGA auf derselben Karte. Wenn beide mit der gleichen Taktrate laufen, kann ich sie dann mit nur einem Oszillator takten? Es scheint, als gäbe es etwas, auf das ich hier achten sollte, aber ich kann mir keine Probleme damit vorstellen, wenn ich nur die …

11 microcontroller fpga oscillator clock routing

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Was ist ein "Half Latch" in einem FPGA?

In einem Artikel über strahlungsharte FPGAs bin ich auf diesen Satz gestoßen: "Ein weiteres Problem bei Virtex-Geräten sind halbe Latches. Manchmal werden in diesen Geräten halbe Latches für interne Konstanten verwendet, da dies effizienter ist als die Verwendung von Logik." Ich habe noch nie von einem FPGA-Geräteprimitiv gehört, das als …

10 fpga vhdl xilinx radiation

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FPGA: hoch oder runter zählen?

Ich lerne, ein FPGA zu verwenden (Papilio Development Board, das ein xilinx spartan3e hat, mit vhdl). Ich muss einen eingehenden Impuls durch eine (fest codierte) Zahl teilen. Ich kann 3 Optionen sehen - ungefähr als Pseudocode (am Beispiel von 10 Zählungen): Initialisierung auf 0, bei Erhöhung der Eingangsanstiegsflanke um 1, …

10 fpga vhdl xilinx papilio

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Was ist der Unterschied zwischen CPLD und einem FPGA? [geschlossen]

Geschlossen. Diese Frage ist nicht zum Thema . Derzeit werden keine Antworten akzeptiert. Möchten Sie diese Frage verbessern? Aktualisieren Sie die Frage so dass es beim Thema für Elektrotechnik Stapel Börse. Geschlossen vor 4 Jahren . Was ist der Unterschied zwischen einer CPLD und einem FPGA?

10 fpga programmable-logic

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VHDL: Verwenden des Operators '*' bei der Implementierung von Multiplikatoren im Design

Heutige FPGAs haben DSP-Blöcke eingebaut, die neuesten FPGAs haben sogar IEEE-754-kompatible Gleitkommaeinheiten eingebaut. Es ist möglich, eine DSP-Entität / ein DSP-Modul mithilfe einer GUI zu erstellen, nachdem die erforderlichen Parameter darin ausgewählt und dann im Entwurf instanziiert wurden. Wann müssen wir ein solches Mikromanagment durchführen, um tatsächliche DSP-Blöcke zu instanziieren, …

10 fpga vhdl dsp

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FPGA-Verbindung zum externen Speicher

Ich versuche, den Mobilfunk-RAM auf dem Nexys 4 FPGA-Entwicklungsboard zu verwenden . Ich verwende Xilinx Vivado und möchte, dass ein Microblaze-Softcore-Prozessor Lese- und Schreibvorgänge ausführen kann. Bisher habe ich den Prozessor in einem Blockdesign erstellt. Nach langem Suchen im Internet fand ich schließlich einen externen Speichercontroller oder eine externe EMV, …

10 fpga memory ram

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Prozess-Timing auf FPGA

Ich bin neu bei fpgas und es gibt einige zeitliche Feinheiten, die ich nicht sicher verstehe: Wenn alle meine synchronen Prozesse an derselben Flanke ausgelöst werden, bedeutet dies, dass meine Eingaben an einer steigenden Flanke und an meiner erfasst werden Ausgänge ändern sich an .. der gleichen Flanke? die nächste …

10 digital-logic fpga timing

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MD5 VHDL-Pipeline

Ich versuche, eine dreistufige MD5-Pipeline gemäß diesem Link zu implementieren . Insbesondere die Algorithmen auf Seite 31. Es gibt auch ein anderes Dokument, das die Datenweiterleitung beschreibt. Dies erfolgt in einem FPGA (Terasic DE2-115). In diesem Projekt gibt es keine Schaltpläne, nur VHDL-Code. library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; entity …

10 fpga vhdl

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Mit beiden Kanten einer Uhr

Ich programmiere einen Altera Cyclone IV mit Verilog und Quartus II. In meinem Design möchte ich beide Flanken einer Uhr verwenden, damit ich die Taktteilung durch einen ungeraden Faktor mit einem Tastverhältnis von 50% durchführen kann. Hier ist ein Ausschnitt aus meinem Code: always @(posedge low_jitter_clock_i or negedge low_jitter_clock_i or …

10 fpga verilog intel-fpga

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Was ist eine Zeitbeschränkung für falsche Pfade?

Was genau sind in der FPGA-Welt falsche Pfadbeschränkungen für einen HDL-Compiler? Warum sind sie nützlich?

10 fpga timing hdl

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Was ist ein Zeitversatz und warum kann er negativ sein?

Mein HDL-Compiler (Quartus II) generiert Timing-Berichte. Darin haben die Knoten eine Spalte "Taktversatz". Die einzige Definition des Zeitversatzes, die ich gefunden habe, ist in der TimeQuest-Dokumentation (siehe Seite 7-24): Verwenden Sie den set_clock_uncertaintyBefehl , um die Taktunsicherheit oder den Versatz für Übertragungen von Uhr zu Uhr manuell festzulegen . Wenn …

10 fpga verilog clock intel-fpga

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Wie verwende ich einen verschrotteten CCD-Sensor von einem Scanner?

Ich habe einen alten Scanner ohne Netzteil erhalten. Ich habe es mit einem kompatiblen Adapter an etwas angeschlossen, aber anscheinend ist dieser spezielle Scanner sehr an die Stromversorgung gebunden (obwohl angenommen wird, dass es sich um normale 12-V-Gleichspannung handelt). Es gab zahlreiche Online-Berichte darüber, dass es nicht funktionierte, bis sie …

10 arduino fpga camera ccd

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Wie erstelle ich einen FPGA-basierten Ambilight-Klon?

Ein kurzer Hintergrund: Ambilight ist ein System auf einigen Philips Fernsehgeräten, das die Farbinformationen auf dem Bildschirm analysiert und dann einige LEDs auf der Rückseite des Displays anbringt, um die Farbe des Bildschirms auf die Wand zu projizieren. Es ist ein ziemlich raffinierter Effekt. Es gibt jetzt Klone dieses Systems, …

10 fpga hdmi

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Was passiert, wenn ein FPGA eingeschaltet und nicht konfiguriert ist?

Ich versuche ein allgemeines Verständnis dafür zu bekommen, was passiert, wenn Sie ein FPGA für längere Zeit unprogrammiert lassen. Angenommen, Sie haben ein FPGA und lassen es für einen langen Zeitraum (einige Minuten bis Stunden nach dem Einschalten) unprogrammiert, dh kein Bitstream darauf. Ist dies schlecht für das Gerät? Wird …

10 power fpga programmable-logic

Als «fpga» getaggte Fragen