Als «vhdl» getaggte Fragen

VHDL (VHSIC (Very High Speed ​​Integrated Circuit) Hardwarebeschreibungssprache) ist eine Hardwarebeschreibungssprache, die in der elektronischen Entwurfsautomatisierung zum Beschreiben und Entwerfen digitaler Systeme wie feldprogrammierbarer Gate-Arrays und integrierter Schaltkreise verwendet wird.

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Wie wird eine VHDL-Variable mit Synthesewerkzeugen synthetisiert?
Ich kenne zwei Möglichkeiten, wie eine VHDL-Variable mit einem Synthesewerkzeug synthetisiert wird: Variable als kombinatorische Logik synthetisiert Unbeabsichtigt als Latch synthetisierte Variable (wenn eine nicht initialisierte Variable einem Signal oder einer anderen Variablen zugewiesen wird) Auf welche andere Weise kann eine VHDL-Variable synthetisiert werden? (Beispiel: Kann es als FF interpretiert …
9 vhdl  synthesis  rtl 
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Wann wird STD_LOGIC über BIT in VHDL verwendet?
Was ist der Unterschied zwischen: ENTITY MyDemo is PORT(X: IN STD_LOGIC; F: OUT STD_LOGIC ); END MyDemo; und ENTITY MyDemo is PORT(X: IN BIT; F: OUT BIT ); END MyDemo; Was sind die Einschränkungen bei der Verwendung von BIT über STD_LOGIC und umgekehrt? Sind sie vollständig austauschbar? Ich verstehe, dass …
9 vhdl 
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Simulation eines einfachen Prüfstands mit einem synthetisierten ROM-Kern
Ich bin völlig neu in der Welt der FPGAs und dachte, ich würde mit einem sehr einfachen Projekt beginnen: einem 4-Bit-7-Segment-Decoder. Die erste Version, die ich rein in VHDL geschrieben habe (es ist im Grunde eine einzige Kombination select, keine Uhren erforderlich) und es scheint zu funktionieren, aber ich würde …
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So vermeiden Sie Latches während der Synthese
Ich möchte einen Block kombinatorischer Logik mit VHDL entwerfen, aber gelegentlich enthält das synthetisierte Ergebnis einen unbeabsichtigten Latch. Welche Codierungsrichtlinien muss ich befolgen, damit der Synthesizer keine Latches ableitet? Beispiel: Soll ich in einem kleinen Codesegment if-else-Anweisungen verwenden?
9 vhdl 
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SystemC vs HDLs
Ich bin derzeit an einem Universitätsprojekt zur Implementierung eines Prozessors eines vorhandenen Befehlssatzes beteiligt. Die Idee ist, dass ich am Ende des Projekts in der Lage sein sollte, dieses Design zu synthetisieren und es in einem FPGA auszuführen. Bis jetzt läuft alles gut. Ich habe vor einigen Tagen mit der …
9 verilog  vhdl  design  hdl  systemc 
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Wie kann ich aus verilog eine schematische Blockdiagramm-Bilddatei generieren?
Ich möchte ein Schema einer bestimmten Verilog-Modulhierarchie erstellen, das zeigt, welche Blöcke mit welchen anderen Blöcken verbunden sind. Ähnlich wie das Debussy / Verdi nschema-Tool von Novas / Springsoft oder eines von mehreren EDA-Tools, die einen grafischen Design-Browser für Ihre RTL bereitstellen. Welcher Werkzeugbereich steht zum programmgesteuerten Zeichnen von Schaltplänen …
9 vhdl  verilog 
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Wann wäre AXI4Lite die bessere Wahl als der APB-Bus?
Ich arbeite daran, ein bereits funktionsfähiges großes FPGA-Design mit einem 64-Bit-Datenbus zu verbessern und zu bereinigen. Eine der aufgeworfenen Fragen ist: "Sollten wir alle unsere Busse auf AXI4Lite / APB umstellen oder sollten wir sie so lassen, wie sie sind?" Einige sind AXI4Lite und einige sind APB. Die Mitarbeiter des …
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FPGA VGA Puffer. Wie lese und schreibe ich?
Ich habe ein Altera DE2-Board und versuche, Sprites zu zeichnen. Ich habe Probleme beim Implementieren eines Bildschirmpuffers. Ich habe eine Anzeigeeinheit, die mit einer Rate von 25 MHz Pixel für die VGA-Anzeige ausgibt. Ich hatte gehofft, einen Puffer in SDRAM zu implementieren. Die ursprüngliche Idee war, Pixel das nächste Pixel …
8 fpga  vhdl  vga  buffer 
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So implementieren Sie speicherabgebildete E / A.
Ich beschreibe ein System in VHDL. Dieses System enthält bereits einen Prozessor, einen DDR-SDRAM-Controller und einen VGA-Controller. VGA liest Pixel aus dem SDRAM (bereits validiert und im FPGA bewährt). Obwohl VGA und SDRAM bereits miteinander kommunizieren, muss die Verbindung zwischen Prozessor und SDRAM noch implementiert werden. Am Ende möchte ich …
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VHDL: Wie kann der Open-Collector-Ausgang für FPGA richtig modelliert werden?
I2C verwendet Open-Collector-Ausgänge. FPGAs haben solche Ausgänge nicht. Sie haben jedoch Tri-State-Puffer. Wie sollte der Open-Collector-Ausgang in einer VHDL für ein FPGA definiert werden? Wie soll der Open-Collector-Ausgang in der Testbench hochgezogen werden? dh wie modelliert man den Pull-up-Widerstand zB auf einer SDA-Leitung, die Master mit Slave verbindet, in einer …
7 fpga  vhdl  i2c  testbench 
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Was nützt 'event in vhdl?
Im VHDL-Code für den synchronen Zähler habe ich den folgenden Teil ersetzt process(clock) begin if(clock'event and clock='1')then count <= count + 1; end if; end process mit process(clock) begin if(clock='1')then count <= count + 1; end if; end process Ergebnis bleibt gleich. Warum clock'eventwird dann immer die erste Art der …
7 vhdl 
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Richtige Taktgenerierung für VHDL-Testbenches
In vielen Prüfständen sehe ich das folgende Muster für die Taktgenerierung: process begin clk <= '0'; wait for 10 NS; clk <= '1'; wait for 10 NS; end process; In anderen Fällen sehe ich: clk <= not clk after 10 ns; Letzteres gilt als besser, da es geplant wird, bevor …
7 vhdl 
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Warum haben FPGAs Latches, wenn sie fast nie verwendet werden?
Diese Frage ist eine Folgefrage der bestehenden Frage: "Wann werden Latches besser verwendet als Flip-Flops in einem fpga, das beides unterstützt?" . Wenn die Verwendung von Latches in FPGAs auf seltenste oder seltenste Situationen beschränkt ist, warum haben FPGAs überhaupt Latches? Ich meine, die meisten FPGA-Designs verwenden es nicht. Warum …
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