Elektrotechnik vhdl

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Gesperrt . Diese Frage und ihre Antworten sind gesperrt, da die Frage nicht zum Thema gehört, aber historische Bedeutung hat. Derzeit werden keine neuen Antworten oder Interaktionen akzeptiert. Ich bin zwei Wochen von meinem ersten College-Kurs für digitales Logikdesign entfernt, und anscheinend wird es kein Abschlussprojekt geben - nur eine …

11 fpga design vhdl verilog

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Codebeispiel für FIR / IIR-Filter in VHDL?

Ich versuche, mit DSP in meinem Spartan-3-Board zu beginnen. Ich habe eine AC97-Karte mit einem Chip von einem alten Motherboard hergestellt und bisher ADC ausgeführt, die Samples mit einer Zahl <1 multipliziert (Lautstärke verringern) und dann DAC. Jetzt möchte ich einige grundlegende DSP-Aufgaben ausführen, z. B. einen Tiefpassfilter, einen Hochpass …

11 fpga vhdl dsp iir fir

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Gibt es ein "Design Patterns" für synthetisierbare RTL?

Für Software ist das Buch Design Patterns eine Reihe von Mustern für allgemeine Aufgaben in Software und bietet Software-Anwendern eine allgemeine Terminologie, um einige der Komponenten zu beschreiben, die sie erstellen müssen. Gibt es ein solches Buch oder eine solche Ressource für synthetisierbare RTL oder RTL im Allgemeinen? Dinge wie …

11 vhdl verilog best-practice

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Wie werden interne Signale eines unteren Moduls an ein oberes Modul in VHDL übertragen?

Wie kann ich die internen Signale meines VHDL-Quellcodes auf meine Testbench übertragen, damit ich sie als Wellenformen anzeigen kann? Ich benutze Active HDL. Ich würde gerne wissen, ob es eine werkzeugunabhängige Methode gibt, um mein Ziel zu erreichen. Jede Hilfe wird geschätzt. Ich bekomme diesen Fehler jetzt. Mein Quellcode ist …

11 vhdl

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VHDL: ODER-Verknüpfung von Bits eines Vektors

Ich möchte die Bits eines Vektors zusammen ODER-verknüpfen. Angenommen, ich habe einen Vektor namens example(23 downto 0)und möchte alle Bits in einen anderen Vektor ODER verknüpfen. Gibt es eine Möglichkeit, dies zu tun, bei der es nicht darum geht, zu gehen example(0) or example(1) or ...example(23)?

11 vhdl

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Was ist ein "Half Latch" in einem FPGA?

In einem Artikel über strahlungsharte FPGAs bin ich auf diesen Satz gestoßen: "Ein weiteres Problem bei Virtex-Geräten sind halbe Latches. Manchmal werden in diesen Geräten halbe Latches für interne Konstanten verwendet, da dies effizienter ist als die Verwendung von Logik." Ich habe noch nie von einem FPGA-Geräteprimitiv gehört, das als …

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FPGA: hoch oder runter zählen?

Ich lerne, ein FPGA zu verwenden (Papilio Development Board, das ein xilinx spartan3e hat, mit vhdl). Ich muss einen eingehenden Impuls durch eine (fest codierte) Zahl teilen. Ich kann 3 Optionen sehen - ungefähr als Pseudocode (am Beispiel von 10 Zählungen): Initialisierung auf 0, bei Erhöhung der Eingangsanstiegsflanke um 1, …

10 fpga vhdl xilinx papilio

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Gibt es Open Source-Bibliotheken für VHDL wie für C ++ oder Python?

Wenn ich mich einem Problem in C ++ oder Python nähere, gibt es viele Bibliotheken, die das schwere Heben meines Codes bewirken. Ich denke an GNU GSL , BOOST oder FFTW für C ++ und NumPy oder SciPy für Python. In vielerlei Hinsicht lohnt sich die Codierung in diesen jeweiligen …

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VHDL: Verwenden des Operators '*' bei der Implementierung von Multiplikatoren im Design

Heutige FPGAs haben DSP-Blöcke eingebaut, die neuesten FPGAs haben sogar IEEE-754-kompatible Gleitkommaeinheiten eingebaut. Es ist möglich, eine DSP-Entität / ein DSP-Modul mithilfe einer GUI zu erstellen, nachdem die erforderlichen Parameter darin ausgewählt und dann im Entwurf instanziiert wurden. Wann müssen wir ein solches Mikromanagment durchführen, um tatsächliche DSP-Blöcke zu instanziieren, …

10 fpga vhdl dsp

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Können Sie eine Modelsim-Testbench mit externen Stimuli verbinden?

Ich arbeite in einem Team, das sowohl Treibersoftware als auch FPGA-Entwicklung durchführt. Die FPGA-Simulation wird in Modelsim durchgeführt und die Treibersoftware wird in C geschrieben. Um das Integrationsrisiko zu minimieren, würde ich gerne die Interaktion zwischen den beiden Hälften unseres Produkts modellieren können, bevor es auf Hardware gebracht wird. Ich …

10 vhdl simulation modelsim

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MD5 VHDL-Pipeline

Ich versuche, eine dreistufige MD5-Pipeline gemäß diesem Link zu implementieren . Insbesondere die Algorithmen auf Seite 31. Es gibt auch ein anderes Dokument, das die Datenweiterleitung beschreibt. Dies erfolgt in einem FPGA (Terasic DE2-115). In diesem Projekt gibt es keine Schaltpläne, nur VHDL-Code. library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; entity …

10 fpga vhdl

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Unterschied zwischen RTL und Behavioral Verilog

Kann mir jemand sagen, was der Unterschied zwischen RTL und Verhaltens-Verilog-Code ist? Gibt es auf diesen beiden Ebenen eine klare Abgrenzung zwischen den Entwürfen?

10 digital-logic verilog vhdl hdl

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Ist diese Matrix-Vektor-Multiplikationsfunktion in VHDL parallelisiert?

Ich habe die folgende VHDL-Funktion, die eine gegebene mxn-Matrix amit einem nx1-Vektor multipliziert b: function matrix_multiply_by_vector(a: integer_matrix; b: integer_vector; m: integer; n: integer) return integer_vector is variable c : integer_vector(m-1 downto 0) := (others => 0); begin for i in 0 to m-1 loop for j in 0 to n-1 …

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Gleiche Tastenzeilen gleichzeitig drücken

Ich entwerfe eine Tastatur in VHDL. Alles funktioniert gut, wenn nur eine einzige Taste gedrückt wird. Ich scanne jede Spalte nach einem Tastendruck in einer Zustandsmaschine und wenn keine Taste gedrückt wird, schalte pin4pin6pin7pin2 = "0000"ich zum Scannen der nächsten Spalte in den nächsten Zustand um. So stelle ich die …

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VHDL: Das Empfangsmodul schlägt beim Zählen der Bits zufällig fehl

Hintergrund Dies ist ein persönliches Projekt; Beim Anschließen eines FPGA an einen N64 werden die vom FPGA empfangenen Bytewerte dann über UART an meinen Computer gesendet. Es funktioniert tatsächlich ziemlich gut! Zu zufälligen Zeiten fällt das Gerät leider aus und wird dann wiederhergestellt. Durch das Debuggen habe ich es geschafft, …

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Als «vhdl» getaggte Fragen