Elektrotechnik layout

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Mehrfinger gegen Einfinger-Layout (MOSFET-Transistor)

Bitte geben Sie eine Zusammenfassung der Vor- und Nachteile eines Transistorlayouts mit mehreren Fingern (MF) gegenüber einem einzelnen Finger . Wenn Sie einen MOSFET mit einer bestimmten Breite und Länge in einem EDA-Werkzeug auslegen, haben Sie zwei Möglichkeiten hinsichtlich der Form des Gates : 1) Einzelstreifen (klassischer Fall) (ein Finger); …

10 mosfet layout

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Design einer 50-Ohm-HF-Spur für 2,4 GHz… Doppelschicht-FR-4-Leiterplatte

Ich werde für mein neues Projekt einen 2,4-GHz-Transceiver verwenden. Das Leiterplattenmaterial ist FR-4 mit einer Dicke von 1,6 mm und der Anschluss ist ein SMA. Mein Zweifel betrifft die HF-Spur, die eine Impedanz von 50 Ohm haben sollte. Wenn ich mit AppCAD 4.0 die unten gezeigten Parameter eingebe, erhalte ich …

9 rf pcb-design layout wifi

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Problem beim Klingeln des Vollbrückentreiberkondensators

Ich entwerfe zum ersten Mal einen Vollbrückentreiber. Ich habe Probleme mit dem Klingeln am Ausgang. Ich habe eine Platine dafür gemacht. Dies ist ein Bild von der Oberseite der Tafel. Rückseite Eingabe in L6498-Treiber, 250 ns Totzeit Entladene Ausgangsspannung der Vollbrücke Ausgang mit angeschlossenem unbelasteten Transformator CH1: Transformatorspannung CH2: Transformatorstrom …

9 power-supply capacitor mosfet switch-mode-power-supply layout

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Quad SPI PCB Layout

Ich versuche, mit der STM32-MCU ein gutes Layout für den Quad SPI NOR-Flash-Speicher MT25QL256ABA1EW9-0SIT zu erstellen. Mein Problem ist, dass ich die Pinbelegung des Speicherchips ziemlich unpraktisch finde. Ich habe es geschafft, die Pins auf der MCU-Seite so zu tauschen, dass die Signale nebeneinander liegen, aber es ist immer noch …

9 pcb stm32 spi layout high-speed

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Wie kann dieses Layout verbessert werden? (Gigabit-Ethernet mit diskreter Magnetik und POE)

Antworten: Nein, das Layout ist nicht wesentlich falsch. Es stellt sich heraus, dass der Ethernet-Transformator bei Einfügungsverlust um 0,2dB außerhalb der Spezifikation lag, wenn er mit dem von uns verwendeten PHY-IC gekoppelt wurde. Frage Ist beim PCB-Routing des Gigabit-Ethernet etwas merklich falsch? Gigabit-Ethernet unterliegt vielen Designbeschränkungen. Aufgrund des Layouts der …

9 pcb-design ethernet layout magnetics routing

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Leiterplattenlayout für High-Side-Schalter (Hochstrom)

Ich arbeite an einem PCB-Layout für zwei High-Side-Schalter. Sie können unten ein Bild meines aktuellen Layouts sehen. Das Kupfergewicht der zukünftigen Leiterplatte wird wahrscheinlich 2 oz / ft² (doppelseitig) betragen. Ich benutze zwei p-Kanal-MOSFET (IPB180P04P4). Ich erwarte 10 Ampere für den MOSFET auf der rechten Seite (ich wähle sehr nahe …

9 pcb mosfet layout high-current power-dissipation

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Kritik am HF-Layout der Leiterplatte: Eingabe auf meiner Radioteleskop-Leiterplatte

Ich versuche, das Board-Layout für ein Radioteleskop zu erstellen, das wir an einem meiner Jobs bauen. Hier ist die Gesamtsystemtopologie: QRFH steht für "Quad Ridged Feed Horn". Es ist ein eher esoterischer Antennentyp. Grundsätzlich sollen extrem hochpräzise Messungen mit In-situ-Kalibrierung und Drift-Tracking möglich sein. Es gibt ein eingebautes System zur …

9 rf layout transmission-line

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Wie wichtig ist es, Entkopplungskappen auf derselben Seite der Leiterplatte anzubringen?

Wie wichtig ist es, Entkopplungskondensatoren auf derselben Seite der Leiterplatte wie der IC zu haben? In einem Design fehlt mir dringend der Platz, und es würde wirklich helfen, die Kappen auf die Unterseite zu setzen. Ich denke, es kann nicht so schlimm sein, weil BGAs diese Technik in Designs zu …

9 microcontroller pcb layout high-frequency decoupling-capacitor

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Warum ist eine gebrochene Grundebene nicht so effektiv wie eine ungebrochene?

Ich habe vor ein paar Wochen ein zweischichtiges Board gemacht, das eine eigene Grundplatte hatte. Ich habe 90% der Signale auf der obersten Ebene geroutet und für die letzten 10% musste ich sie durch die untere (Boden-) Ebene leiten. Mir wurde gesagt, dass es im Allgemeinen eine schlechte Praxis ist, …

9 pcb layout ground

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SMPS PCB Design Critic

Die ältesten Versionen dieses Beitrags können über diesen Link eingesehen werden . Dies ist mein neu gestaltetes Layout. Wie sehen Sie das noch einmal? 10-32V bis 5V 1,2A SMPS Buck Regulator Design. Der IC ist IFX91041 von infineon. Hier sind die Schaltpläne und Layouts: http://www.mediafire.com/?69e66eje7vda1 (Ich erhielt eine Fläche von …

9 pcb layout switch-mode-power-supply buck

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Verwendung von länglichen / abgerundeten oberflächenmontierten Pads für Chipwiderstände, Kondensatoren und Induktivitäten

Ich lerne das Layout von Leiterplatten und bin in letzter Zeit auf Übungen gestoßen, die mich neugierig gemacht haben. Die Pads der Chip-Passive sind mit einer länglichen / abgerundeten Form geätzt, anstatt mit einer rechteckigen Form, die in allen Beispielbibliotheken und sogar im IPC-7351B-Standard verwendet wird (Sie können LP Viewer …

9 pcb surface-mount layout pads

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Einzelne Grundebene gegen geteilte Ebenen?

Ich habe widersprüchliche Quellen über das Design von Grundebenen gesehen. Mir wurde bei meiner Arbeit oft gesagt, dass ich einfach eine einzelne massive Grundebene einschlagen soll, und das funktioniert gut genug. Wir haben sowieso nichts mit so hohen Frequenzen zu tun. Ich betrachte jedoch SMPS-Datenblätter mit Uhren im MHz-Bereich und …

9 ground layout

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STM32 MCU PCB Layout Review (Quarz & Entkopplung & ADC)

Einführung: Ich entwerfe zum ersten Mal eine Hobbyelektronik mit STM32 zur Steuerung einer Lötspitze. Ich habe viele Dokumente zum PCB-Layout und auch viele Informationen aus diesem Forum gelesen. Und dies ist mein erstes Ergebnis. Ich werde dieses Design von der Leiterplattenherstellung herstellen lassen. Da dies mein erster Versuch ist, möchte …

9 pcb-design layout decoupling-capacitor

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Gibt es eine PCB-Layout-bezogene Begründung für das DDR-Speicherpaket und den Footprint?

BGA DDR-Pakete haben einen einzigartigen Footprint. Auf beiden Seiten des Geräts befinden sich zwei Spalten mit Pads und dazwischen eine leere Spalte. Gibt es Gründe für die Platzierung dieser Pads (in Bezug auf das PCB-Layout) oder ist dies nur eine Folge des Designs des ddr3-Siliziumchips? Ich frage mich insbesondere, ob …

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Überlegungen zum DDR1-Layout - DOs und DONTs

Ich bin Anfänger im Hochgeschwindigkeitsdesign. Bevor ich zu DDR kam, habe ich kürzlich etwas über Impedanzanpassung und deren Durchführung gelernt. Ebenso habe ich etwas über Längenanpassung und deren Durchführung gelernt. (Baby-Schritte in Richtung Signalintegrität) Jetzt muss ich ein DDR-System innerhalb von 50 x 40 mm platzieren und routen. Ich wurde …

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Als «layout» getaggte Fragen