Ausgleich für unausgeglichene Zählung im DDR3-Routing

Ich arbeite an einem DDR3-Layout mit 533 MHz Taktrate in einer ausgeglichenen T-Konfiguration. Ich kann die Adress- / Strg-Leitungen derzeit nicht mit der gleichen Anzahl von Durchkontaktierungen weiterleiten (+1 auf einer begrenzten Anzahl von Leitungen). Alle Leitungen wurden innerhalb von 20 mil auf die gleiche Länge verlegt.

Ich habe meine Via-Verzögerung mit 68 Pikosekunden berechnet, was einem Unterschied von cm in der effektiven Länge dieser Linien entspricht. Die Ausbreitungsgeschwindigkeiten der Platine wurden mit 54 ps bzw. 69 ps pro cm extern / intern berechnet. Bei 533 MHz breitet sich das Signal in einem halben Zyklus von 13,6 cm bis 17 cm (abhängig von den internen / externen Schichten) aus, was für diese Leitungen einem Versatz von etwa 6 bis 7% entspricht.

Kann ich mich auf DQS verlassen und eine Nivellierungskalibrierung schreiben, um diesen Unterschied in den effektiven Längen auszugleichen, oder sollte ich mich mit den zusätzlichen Durchkontaktierungen einen Zentimeter von den Linien entfernen?

Der große Vorteil von DDR3 gegenüber DDR2 besteht darin, dass der Adress- / Strg-Bus die Fly-By-Topologie anstelle von ausgeglichenem T verwenden kann. Fly-By ist die empfohlene und einfachste Topologie für DDR3. Balanced T ist für DDR3 weiterhin möglich, wird jedoch davon abgeraten.

Das Schreiben und das Lesen sollten in der Tat in der Lage sein, Ihre nicht übereinstimmenden Verzögerungen zu bewältigen. Das ist hier nicht das Problem. Ihr Problem sind stattdessen nicht übereinstimmende Reflexionen, die Ihre Signalintegrität beeinträchtigen.

Ich empfehle Ihnen, das Problem zu lösen, indem Sie zur Fly-by-Topologie wechseln. Es wird hier ein wenig erklärt: https://www.youtube.com/watch?v=7sxBBvF12JY