Wie platziere ich einen Entkopplungskondensator in einer vierlagigen Leiterplatte?

Ich habe ein Technologiedokument über die Platzierung von Entkopplungskondensatoren durchsucht und die Hauptidee ist im folgenden Bild dargestellt:

Ich halte es für vernünftig, aber muss ich den Entkopplungskondensator und die MCU in dieselbe Schicht legen? Es ist nicht bequem für mich, andere Geräte zu platzieren. Also habe ich beschlossen, den Entkopplungskondensator in der unteren Schicht zu platzieren

Meine Platine besteht aus vier Schichten (Signal-Power-Gnd-Signal), und wenn ich die Power- und Gnd-Schichten aufteile, werden die beiden Vias, die sich zu den Pins der MCU in der obigen Abbildung schließen, nicht in die Netz- und Gnd-Schicht einbezogen. Hat es die gleiche schöne Leistung wie der Fall in Bild eins? Muss ich in diesem Fall die Induktivität von Durchkontaktierungen abnehmen?

Dies ist ein komplexes zu analysierendes Problem, und viele Teile davon sind nur wichtig, wenn Sie auf ein Problem mit einer bestimmten Häufigkeit bei einem bestimmten Produkt stoßen, von dem niemand weiß, wie es behoben werden kann.

Während diese Antwort eine Art Nebensache ist, spricht sie einige Annahmen an. Wir sprechen über Bypass-Kappen, die nur das Hochfrequenzrauschen und nicht den hohen Stromverbrauch betreffen. Hochfrequenzrauschen wird am besten mit monolithischen Keramikkappen behandelt (ESR spielt keine Rolle, da dies nur die erreichbare Mindestimpedanz ist). Größere Leistungsflüsse erfordern größere Tantalkappen. Sehen Sie die Frequenzleistung hier:

Sie können die SFR (Eigenresonanzfrequenz) zu Ihrem Vorteil nutzen. Wenn Sie beispielsweise ein Problem mit einem durchgesickerten 1-GHz-Takt haben, können Sie zunächst eine weitere Bypass-Kappe hinzufügen, die etwas höher als 1 GHz ist. 0402 10pF (aus Erfahrung, nicht aus der Grafik) sind bei 1 GHz ziemlich selbstresonant.

Dies ist jedoch nur ein Teil der Geschichte. Was passiert bei höheren Frequenzen? Die eingebaute Induktivität spielt eine Rolle, und hier kommt auch das Layout zwischen den Schichten in der Platine zum Tragen. Beispiel: Auf einer Stromversorgungs- und Erdungsschicht auf der Platine mit einer SMD-Kappe ist das folgende Induktivitätsschleifenmodell montiert - in Rot dargestellt:

In einem Beispiel von 2 Ebenen (Leistung / Masse) in FR4 können Sie sehen, dass bei hohen Frequenzen sogar die Montage des Kondensators einen großen Unterschied machen kann. Die schwarze Spur ist ohne Kappe. Blau und Rot zeigen zwei unterschiedliche Montagetopologien mit unterschiedlichen Montageinduktivitäten.

Die Antiresonanzen können bei hohen Raten mehr Probleme verursachen. Und Sie denken vielleicht, dass Sie sich nicht für 1 GHz + Rauschen interessieren, aber für die FCC. Wenn Sie saubere Ränder für Ihre digitalen 500-MHz-Signale wünschen, brauchen Sie eine Menge Harmonischer für diese Rechteckwelle. Zum Beispiel benötigt eine 100-MHz-Uhr, um eine Anstiegszeit von 0,5 ns zu haben, mindestens eine 900-MHz-Harmonische.

Was ist also mit dem Paket selbst? Sie haben Ausgangstreiber, Eingangsstifte, Bonddrähte, Erdungsstifte, Leistungsstifte ... (fyi ecb = pcb)

Ein vollständiges Modell würde ungefähr so ​​aussehen (einschließlich Kreuzkopplungseffekten). In der Hohlraumebene würde die Matrize dargestellt. (Ignorieren Sie das Teil mit dem Äquivalent L + R für das Paket Bypass Cap - das Bit für ein IC, das mit einem On-Board-Bypass verbunden ist, was bei dieser Frage nicht der Fall ist.)

Mit Mikrowellensonden, einem Hochfrequenz-Netzwerkanalysator und speziellen TDR-Kalibrierungsvorrichtungen kann die Auswirkung des Pakets sowohl in Bezug auf Energie- / Masseebenen als auch auf die Kreuzkopplung abgeschätzt werden.

Jetzt haben wir noch die Frage, wo Sie die Kappe anbringen sollen. Ich fand einen schönen Artikel von Howard Johnson, der zeigt, wie man ein Modell des Systems erstellt und wie man es analysiert und misst. Hier ist ein Beispiellayout und wie jedes Teil betrachtet und optimiert wird.

Leider geht die Präsentation nicht über Ihren speziellen Fall von IC zu Vias oder IC zu Cap zu Vias. Sie könnten mit dem Modell spielen und sehen, welches mehr Bypass bietet, aber denken Sie an die Kappeneffekte und die Kopplung zwischen Strom und Masseebene. Ich wette, wenn der Chip Ihre Rauschquelle ist und die gesamte Induktivität zwischen Chip und Kappe minimiert wird, werden die besten Ergebnisse erzielt, vorausgesetzt, die Durchkontaktierungen für die Kappe sind ebenfalls nahe und symmetrisch wie bei Fall F.

EDIT: Mir ist eingefallen, dass ich all diese Infos zusammenfassen soll. Aus der Diskussion geht hervor, dass es viele Aspekte der Hochfrequenzarbeit gibt, die einer sorgfältigen Prüfung bedürfen:

• Art des gewählten Kondensators (Packungsgröße, Material und Wert)
• die Kapazität und Antiresonanz der Power-Ground-Ebene selbst
• die Kondensatoren mit Induktivität (es gibt spezielle SMD-Hochfrequenzgehäuse wie ICD / X2Y)
• Digitale Designs benötigen eine überraschende Menge an Hochfrequenzoberwellen
• IC-Verpackungsart
• Zuletzt das Layout

$L_2=L_4=0$$L_1=L_3=minimum$

$L_2=L_4\ne0$$L_1=L_3=small$

Darüber hinaus zeigt dieses Modell, warum das Layout möglichst symmetrisch sein sollte, um die Umgehungskappe so effektiv wie möglich zu gestalten, um sowohl die Bodenprellen als auch die Versorgungsspitzen zu reduzieren, indem sowohl die Boden- als auch die Leistungspfade so ähnlich wie möglich gehalten werden.

Ihr Ziel beim Aufstellen des Kondensators ist es, die Wechselstromimpedanz der Versorgungsschienen zu verringern. Sie möchten all diese Dinge tun:

• Widerstand minimieren
• Induktivität minimieren
• Kapazität maximieren

Unter der Annahme, dass die Leiterbahnen relativ kurz und dick sind, ist der Widerstand im Verhältnis zur Induktivität vernachlässigbar. Das Hinzufügen weiterer Kapazitäten ist einfach. Das Minimieren der Induktivität ist der schwierige Teil.

Die genaue Berechnung der Induktivität ist komplex, aber es gibt eine Faustregel, die einfacher ist: Die Induktivität ist proportional zu der Fläche, die von der Schleife umschlossen wird, in der der Strom fließt. Da bei hohen Frequenzen die Induktivität (nicht der Widerstand) der Stromschienen die bedeutendere Impedanz ist, ist es Ihr Ziel, sicherzustellen, dass die Induktivität durch die Entkopplungskappe niedriger ist als die Induktivität durch alles andere. Idealerweise mit großem Abstand, da Sie im Wesentlichen einen Filter herstellen, der das vom IC erzeugte Hochfrequenzrauschen auf den Stromversorgungsschienen abschwächt.

^{simulieren Sie diese Schaltung - Schaltplan erstellt mit CircuitLab}

Wenn Sie C1 unten platzieren, erhöhen Sie die Induktivität an L3, indem Sie den Rauschstrom durch die Durchkontaktierungen führen lassen. Es ist schlimmer als oben drauf, aber ist es gut genug? Dies hängt von Ihrer Anwendung ab und davon, wie viel Lärm Sie tolerieren können.

Wenn Sie vier Durchkontaktierungen wie in Ihrem vorgeschlagenen Layout haben, ist es besser, alle vier mit den Leistungsebenen zu verbinden. Bringen Sie sie außerdem so nah wie möglich an die Pads, sodass Sie nicht einmal Spuren benötigen, um sie zu verbinden. Dies minimiert die Gesamtinduktivität. Sie brauchen sich keine Sorgen zu machen, dass die Rauschströme an dem Kondensator "vorbeigehen". Die Induktivität der Versorgungsschienen (L2) zwingt den Hochfrequenzstrom dazu, da die Schienen viel größer sind und viel mehr Schleifenfläche haben. Konzentrieren Sie sich stattdessen auf die Minimierung der Induktivität Ihres Kondensators (L1, L3).

Denken Sie auch daran, dass Sie, obwohl durch Erhöhen von L2 der Filter verbessert wird, wenn Sie die Durchkontaktierungen, die den Kondensator mit den weit entfernten Leistungsebenen verbinden, verschieben (wie in Beispiel F), eine Rahmenantenne einbauen Ihr Layout. Dies führt zu einer schlechteren EMI-Leistung und einem schlechteren Bodenprellen. Wenn Sie hier eine Impedanz hinzufügen müssen, verwenden Sie einen Widerstand oder eine Induktivität mit geringer Leckage. Selten würde ich dies jedoch für notwendig halten: Untersuchen Sie ein sehr schnelles Layout wie ein PC-Motherboard um die CPU, und Sie werden kein L2 oder R2 finden, das über das hinausgeht, was für das Layout unvermeidlich und intrinsisch ist. Wenn Sie eine weitere Komponente hinzufügen möchten, können Sie einen weiteren Entkopplungskondensator hinzufügen, der die Kapazität verdoppelt und die unerwünschten Induktivitäten halbiert.

Die elektrischen Ladungen fließen über viele Wege.

Ich versuche mir den Weg vorzustellen, den die Elektronen jedes Mal zurücklegen, wenn der Chip einen Stromimpuls durch ein Paar Stromstifte zieht - einen positiven, den anderen GND. Für jeden Kondensator auf der gesamten Platine wandern Elektronen in einem geschlossenen Pfad (einem Stromkreis) von diesem Kondensator über einen Pfad zu einem Leistungsstift und von dem anderen Leistungsstift zurück zu demselben Kondensator.

Die gesamte Schleifenfläche dieses geschlossenen Pfades ist proportional zu seiner Induktivität.

Die Pfade mit geringerer Impedanz führen automatisch mehr Ladungen. Solange Sie mindestens einen Pfad mit niedriger Impedanz bereitstellen, nutzen die Ladungen diesen automatisch aus.

Wenn dieser Pfad einen breiten Leiter wie eine Masseebene enthält, gibt es viele mögliche Pfade durch diese Ebene. Zu Beginn des Impulses nutzen die Ladungen automatisch den jeweiligen Pfad durch diesen Leiter, um die Schleifenfläche und die Induktivität zu minimieren - das ist eine gute Sache.

Ich hatte eine Platine, auf der sich die Kondensatoren für den ADC auf der dem ADC gegenüberliegenden Seite der Platine befanden. Ich habe deutlich weniger Rauschen gemessen, nachdem ich diese Kondensatoren abgenommen und zusätzliche Kondensatoren an den Stromanschlüssen des ADC auf derselben Seite der Platine angebracht habe. Mein Verständnis ist, dass die Verbesserung ausschließlich auf die Beseitigung der Durchkontaktierungsinduktivität zurückzuführen ist.

Die beiden Vias, die sich in der obigen Abbildung zu den Pins der MCU schließen, sind nicht in der Netz- und Gnd-Schicht enthalten.

Es scheint 4 Fälle zu geben.

1. Der Kondensator sitzt über den IC-Leistungsstiften auf derselben Seite der Platine. Die Schleife geht vom Kondensator in einem Leistungsstift aus dem anderen Leistungsstift zurück zum Kondensator. Für die meisten Chips ergibt dies die geringste Schleifenfläche, wodurch die Induktivität minimiert wird.
2. Der Kondensator befindet sich auf der gegenüberliegenden Seite der Platine, und die 4 Durchkontaktierungen zwischen ihm und dem Chip sind mit der Stromversorgungs- und der GND-Ebene verbunden. Die Schleife führt vom Kondensator über 2 parallele Durchkontaktierungen in einem Stromversorgungsstift aus dem anderen Stromversorgungsstift über die anderen 2 parallelen Durchkontaktierungen zurück zum Kondensator.
3. Der Kondensator befindet sich auf der gegenüberliegenden Seite der Platine, und die zwei Durchkontaktierungen zwischen ihm und dem Chip sind mit der Stromversorgungs- und der GND-Ebene verbunden. Die Schleife geht vom Kondensator über eine Durchkontaktierung in einem Stromversorgungsstift aus dem anderen Stromversorgungsstift über die andere Durchkontaktierung zurück zum Kondensator.
4. Der Kondensator befindet sich auf der gegenüberliegenden Seite der Platine, und die zwei Durchkontaktierungen zwischen ihm und dem Chip sind sorgfältig von der Stromversorgungs- und der GND-Ebene isoliert. 2 weitere Durchkontaktierungen verbinden den Kondensator mit der Stromversorgungs- und der GND-Ebene. Das Isolieren von Durchkontaktierungen, so dass sie nicht mit der Stromversorgung oder den GND-Ebenen verbunden sind, kann nur die gesamte Netzimpedanz erhöhen und den Bodenschlag verschlechtern - ich sehe keinen Grund, dies jemals zu tun.

(2) und (4) haben die Durchkontaktierungen an genau den gleichen Stellen angeordnet und nehmen genau den gleichen Raum ein.

Bei einigen digitalen Hochgeschwindigkeitsgeräten und einigen analogen Hochpräzisionsgeräten müssen Sie (1) verwenden - die anderen Optionen funktionieren überhaupt nicht. Solche Geräte werden dies normalerweise im Datenblatt speziell erwähnen.

Einige Geräte funktionieren mit den Optionen (2) oder (3) ordnungsgemäß. Sie weisen eine schlechtere Abprallfestigkeit und eine schlechtere EMI / RFI / EMC auf. Wenn das Ergebnis jedoch immer noch deutlich unter den FCC-Grenzwerten liegt und angemessen funktioniert, kann es sich lohnen, das Routing zu vereinfachen.

BEARBEITEN:

Stevan Dobrasevic. "Freescale Semiconductor AN2127 / D: EMV-Richtlinien für MPC500-basierte Kfz- Antriebsstrangsysteme " in "Abbildung 2 MPC55x-Anwendung zur doppelseitigen Bestückung von Bauteilen" empfiehlt Fall 2: Kondensatoren auf der dem Prozessor gegenüberliegenden Seite der Platine mit dem Prozessor und dem Kondensatoren, die jeweils direkt mit der positiven und der GND-Ebene über mehrere Durchkontaktierungen verbunden sind.

Die Entkopplung ist eines der am wenigsten verstandenen Themen im Ingenieurwesen.

"Rauschen auf einer Leiterplatte vermeiden " enthält einige Tipps zum Vermeiden von Rauschen auf einer Leiterplatte. Insbesondere "Partitionierung und Layout einer gemischten Signalplatine" von Henry W. Ott zeigt genau, wo sich die "Rauschströme" befinden, warum eine sorgfältige Erdungsisolierung manchmal zu einer Verbesserung der Situation führt und wie das eigentliche Problem behoben (und verbunden) wird alle Gründe zusammen, um eine feste Grundebene zu machen) ist das Beste. Das sorgfältige Isolieren einer Durchkontaktierung (oder eines anderen Teils der GND-Ebene) von der GND-Ebene ist kontraproduktiv.

Entweder (a) ist dieser Pfad der Pfad der minimalen Induktivität, und es spielt keine Rolle, ob Sie diese Durchkontaktierung sorgfältig von GND isolieren oder nicht - die meisten von ihnen legen denselben Pfad zurück, unabhängig davon, ob eine Verbindung zu GND besteht oder nicht. Oder (b) es gibt einen anderen Pfad, der eine kleinere Schleifenfläche und damit eine geringere Induktivität hat. In diesem Fall wird die Induktivität durch sorgfältiges Isolieren dieser Durchkontaktierung von GND schlechter (größer) und EMV / EMI / RFI schlechter.

Einen Entkopplungskondensator platzieren, ein paar Dinge:

1. Es muss physikalisch so nah wie möglich am Power Pin des ICs liegen.
2. Leiterbahnen, die den Decap mit PWR- und GND-Durchkontaktierungen verbinden, müssen dick und so kurz wie möglich sein.
3. Als nächstes kommt, ob oben oder unten platziert werden soll? Die Antwort ist decap muss in der Nähe des Leistungsebenen platziert werden, so dass es leicht die Leistung abgreifen kann, die an IC geliefert wird. Beispiel: Wenn Schicht 2 von OBEN die Leistungsebene ist, platzieren Sie den IC auf der obersten Ebene. Wenn Schicht 3 die Leistungsebene von OBEN ist, platzieren Sie den IC auf der untersten Ebene für symmetrische Stapel.
4. Da Decaps auch als Tank zum Speichern von Ladung dienen, bieten Kondensatoren mit geringerem ESR-Wert (Effective Series Resistance) wie Tantal-SMD eine bessere Leistung als Durchgangsbohrungen.