Berechnung des Pulldown-Widerstands für ein bestimmtes MOSFET-Gate

Ich habe viele ähnliche Fragen gesucht und gelesen, aber keine konkrete Antwort gefunden, um den korrekten Wert für einen Pulldown-Widerstand für das Floating Gate eines MOSFET zu berechnen. Es sieht so aus, als würde jeder der Frage mit 1K, 10K oder 100K ausweichen, "sollte funktionieren".

Wenn ich einen N-Kanal hatte IRF510 und ich wollte das Tor von 9V schalten ein laufen von 24 V bei 500 mA, welchen Wert sollte ich für das Tor des Pull - Down - Widerstand verwenden und wie haben berechnen Sie diesen Wert?$V_{DS}$

Hier ist ein quantitativer Weg, um die Grenzen eines akzeptablen Gate-Abschlusswiderstands für Leistungs-MOSFETs zu bestimmen . $R_g$

Dies wird ein Lazy Lazy Lazy ( ) -Ansatz sein. Damit: $L^3$

• Sehr einfaches FET-Modell, nur , C gs und R g enthalten. $C_{\text{gd}}$$C_{\text{gs}}$$R_g$
• FET-Kondensatoren werden nur als linear angesehen.
• Das FET-Gate wurde durch zur Source hinuntergezogen .$R_g$
• Zwangsspannung nicht komplizierter als eine lineare Rampe verwendet. $V_{\text{ds}}$

Die Absicht eines ( ) -Ansatzes ist es, mit minimalem Aufwand ein Maximum an Einsicht / Nutzen zu erzielen, indem ein Modell verwendet wird, das so einfach wie möglich, aber dennoch aussagekräftig ist. $L^3$

Das Modell ist ein einfacher kapazitiver Teiler mit Widerstandsabsenkung. wurde in der Frequenzdomäne gelöst und dann für die Zeitdomäne inverses Laplace transformiert. $V_{\text{gs}}$

Mit diesem Modell werden drei Betriebszustände analysiert:

1. $R_g$$\infty$
2. $R_g$$V_{\text{ds}}$$V_{\text{ds}}$
3. $R_g$

$R_g$$\infty$

$R_g$$\infty$

$V_{\text{gs}}$$\frac{C_{\text{gd}} V_{\text{ds}}}{C_{\text{gd}}+C_{\text{gs}}}$

$V_{\text{gs}}$$V_{\text{ds}}$$C_{\text{gd}}$$C_{\text{gs}}$

$V_{\text{ds-max}}$
$C_{\text{gd}}$$C_{\text{rss}}$
$C_{\text{gs}}$$C_{\text{ciss}}$$C_{\text{gd}}$
$V_{\text{gth-min}}$

$V_{\text{gs}}$

$R_g$

$R_g$

$V_{\text{gs}}$$C_{\text{gd}} V_{\text{dsSlp}} R_g \left(1-e^{-\frac{t}{R_g \left(C_{\text{gd}}+C_{\text{gs}}\right)}}\right)$

$V_{\text{dsSlp}}$$V_{\text{ds}}$$R_g$$V_{\text{gs}}$

$V_{\text{ds}}$$R_g$

Warum sollte man sich das überhaupt ansehen? Wenn das alles ist, können wir uns alle einfach umdrehen, wieder einschlafen und glücklich sein. Aber es steckt noch viel mehr dahinter. Schauen wir uns als nächstes ein wenig davon an.

$R_g$

$V_{\text{ds}}$$V_{\text{ds}}$

$V_{\text{gs}}$$\text{(20pF) }\text{(25V/50nsec) }\text{Rg} \left(1-e^{-\frac{\text{50 nsec}}{\text{(20pF + 115pF)} \text{ Rg}}}\right)$

$R_g$$V_{\text{gs}}$$R_g$

$R_g$$V_{\text{ds}}$$V_{\text{ds}}$$V_{\text{ds}}$

$V_{\text{ds}}$

$R_g$

$R_g$

$C_{\text{gs}}$$C_{\text{gd}}$$V_{\text{ds}}$

Für einen Serien-LC-Resonanzkreis:

$\frac {Z_o} {R}$$Z_o$$\sqrt {\frac {L} {C}}$

$C_{\text{gs}}$$Z_o$$R_g$$Z_o$$R_g$$Z_o$

Einige Dinge zu beachten

• $R_g$
• $R_g$$R_g$$R_{g-\max }$$R_g$$R_{g-\min }$
• Alle FETs zeigen dV / dt-Effekte, insbesondere ältere Technologieteile.

Betrachten Sie dies als das minimale Wissen, das über den Gate-Schaltungswiderstand in MOSFETs benötigt wird.

1 kΩ, 10 kΩ oder 100 kΩ sollten funktionieren.

Überlegen Sie, was der Zweck eines Pulldowns ist und wann es darauf ankommt. Während des normalen Betriebs wird das Tor im Allgemeinen aktiv in beide Richtungen angetrieben. Ein Pulldown-Widerstand bringt dann nichts, und ein Bester steht ihm nicht im Weg.

Normalerweise dient ein Pulldown dazu, den FET während des Startvorgangs ausgeschaltet zu halten, während die aktive Gate-Ansteuerschaltung hochohmig ist. Dies kann beispielsweise der Fall sein, wenn das Gate direkt von einem Mikrocontroller-Pin angesteuert wird. Es kann 10 ms dauern, bis die Uhr des Mikros zu laufen beginnt und die Anweisungen ausgeführt werden, die den Pin in einen bekannten Ausgangszustand versetzen. Das könnte schlecht sein, wenn der FET nur einige µs auf einmal eingeschaltet sein sollte, um beispielsweise die Sättigung eines Induktors zu verhindern. In solchen Fällen könnte nicht nur der FET, der beim Einschalten aufwacht, einen übermäßigen Strom verursachen, sondern dieser übermäßige Strom könnte tatsächlich verhindern, dass die Versorgung vollständig ansteigt, wodurch die Schaltung im Crowbar-Modus im Wesentlichen unbegrenzt gehalten wird.

Also, was sind die Kriterien für die Entscheidung über den Wert des Pulldowns? An einem Ende muss der Widerstand niedrig genug sein, damit das Gate rechtzeitig entladen wird und trotz kapazitiver Kopplung von Anlauftransienten im niedrigen Zustand gehalten werden kann. Das Gate eines FET hat einen sehr hohen Widerstand und sieht meist kapazitiv aus. Selbst ein großer Widerstand kann eventuell die Gatekapazität entladen. Der limitierende Faktor ist, wie schnell das Gerät aus- und wieder eingeschaltet werden kann. Normalerweise ist dies jedoch nicht das Problem. Das Gate trotz Starttransienten niedrig zu halten, ist viel schwieriger zu beurteilen, da es fast unmöglich ist zu wissen, wo diese Transienten herkommen und wie stark sie an den Gateknoten gekoppelt werden. Aus diesem Grund sehen Sie einen solchen Bereich. Niemand weiß wirklich, was gebraucht wird, also experimentieren und reduzieren sie oder wahrscheinlicher wähle eine nette Nummer. Die Vorstellung der Menschen von nett ist unterschiedlich.

Auf der anderen Seite möchten Sie nicht, dass der Pulldown einen erheblichen Strom verbraucht, der sonst dazu führen würde, dass das Gate schnell oder überhaupt in die Höhe getrieben wird. Wenn Sie einen FET-Treiber verwenden, der während des Umschaltens 1 A liefern kann, sind die zusätzlichen 10 mA von 1 kΩ Pulldown so gut wie irrelevant. Wenn andererseits das Gate direkt von einem Mikro-Pin angesteuert wird, können die zusätzlichen 5 mA eines 1 kΩ-Pulldowns eine erhebliche Unannehmlichkeit sein. In diesem Fall wären 10 kΩ besser. Es ist selten notwendig, höher zu gehen, aber in einigen Stromkreisen mit geringer Leistung, in denen der FET für längere Zeit eingeschaltet ist, möchten Sie möglicherweise 100 kΩ.

Wie gesagt, 1 kΩ, 10 kΩ oder 100 kΩ sollten funktionieren.