Woher kommt die Eingangsgrenze von VDD + 0,3 V bei IC-Chips?

Es gibt eine Vielzahl von integrierten Schaltungen , die angeben , dass ihre Eingangsspannung eines ziemlich breiten (absolutes Maximum) Bereich überspannen kann, beispielsweise -0,3 V bis 6,0 V ( ref , pdf Seite 4), und haben dann eine „Eingangsspannung an jedem Stift“ Einschränkung, die von der Eingangsspannung abhängt , z. B. -0,3 V bis VDD + 0,3 V.

Dies führt dazu, dass der Chip keine E / A-Toleranz gegenüber Spannungen aufweist, die die Eingangsspannung um mehr als 0,3 V überschreiten, aber innerhalb der absoluten Maximalwerte der Eingangsspannung liegen, und zwingt mich, einen externen Pegel anzulegen Schaltkreis zu diesen Eingängen.

Was ist der praktische Grund für diese Art der Einschränkung in den Spezifikationen für E / A-Pins für integrierte Schaltkreise?

Höchstwahrscheinlich ist eine ESD-Schutzdiode zwischen dem Eingangspin und dem VDD-Netz auf dem Chip so angeschlossen, dass sie normalerweise in Sperrrichtung vorgespannt ist (ein Schema, das die Konfiguration zeigt, ist in Peter Smiths Antwort angegeben). Die Idee ist, dass bei einem positiven ESD-Ereignis Strom in das VDD-Netz mit niedriger Impedanz fließt, wo er weniger Schaden anrichtet, als wenn alles auf das eine schlechte CMOS-Gate ausgegeben wird, das an den Eingangspin angeschlossen ist.

Da die Grenze VDD + 0,3 V ist, ist es wahrscheinlich, dass die Diode in Ihrem Gerät ein Schottky-Typ anstelle eines PN-Übergangs ist. Bei einem PN-Übergang sehen Sie normalerweise eine Grenze von VDD + 0,6 V oder so.

Wenn Sie an dieses Gerät eine Eingangsspannung über VDD (um mehr als 0,3 oder 0,4 V) anlegen, würden Sie diese Diode in Vorwärtsrichtung vorspannen und einen hohen Strom aus Ihrer Quelle ziehen. Dies kann Ihre Quelle beschädigen oder, wenn die Quelle genügend Strom liefern kann, den Chip bis zur Beschädigung erwärmen.

Wenn Sie unter diesen Bedingungen einen Widerstand verwenden, um den Strom in den Eingangspin zu begrenzen, funktioniert die Schaltung möglicherweise einwandfrei. Insbesondere wenn es sich bei dem Chip um einen Chip mit sehr geringem Stromverbrauch handelt, wird möglicherweise der gesamte Chip (und möglicherweise auch andere mit demselben VDD verbundene Geräte) über den Eingangspin mit Strom versorgt, was häufig zu unbeabsichtigtem Verhalten führt.

Dies liegt an den Eingangsschutzdioden.

Ein typischer Eingang sieht folgendermaßen aus (CMOS-Inverter gezeigt):

^{simulieren Sie diese Schaltung - Schema erstellt mit CircuitLab}

Die Dioden in neueren Teilen sind Schottky-Geräte. Diese Dioden sind für kurze transiente Ereignisse mit niedriger Energie vorgesehen und können nicht viel Strom verarbeiten (im Allgemeinen einige mA).

Der Abfall von 0,3 V kommt von den Schottky-Klemmdioden, die zum Schutz der Pins des Chips verwendet werden. Diese Dioden verbinden sich normalerweise zwischen jedem Pin und den beiden Stromschienen. Wenn sie um mehr als 0,3 V in Vorwärtsrichtung vorgespannt sind, können beliebig große Ströme fließen.

Die Dioden sind so ausgelegt, dass sie durch ESD erzeugte Übergangsströme absorbieren, die begrenzte Energiemengen darstellen, die sie verarbeiten können, und die empfindlichen MOSFET-Gatter vor Überspannung schützen. Wenn Sie sie jedoch mit einer niederohmigen Quelle betreiben, werden Sie schnell mehr Energie in sie einspeisen, als sie verarbeiten können.

Tatsächlich sind die Schottky-Klemmdioden und der VDD + 0,3 V beide für dieselbe Grundursache vorhanden, und das ist SCR-Latch-up . Das Design aller CMOS-ICs erzeugt tatsächlich ein Paar BJT-Transistoren. Es ergibt sich einfach aus der Anordnung der Siliziumsubstrate vom p-Typ und n-Typ. Dieses Bild aus dem VLSI-Universum zeigt es gut:

https://1.bp.blogspot.com/-yUiobLvxMrg/UTvnjjzaXZI/AAAAAAAAABc/lRFG5-yqD3E/s1600/latchup.JPG

Sie erhalten zwei intrinsische BJT-Transistoren, Q2 und NPN, und Q1, ein PNP. Es ist zu beachten, dass sie sich eine N-Wanne und eine P-Wanne teilen, aber diese spezielle Anordnung bildet einen sogenannten Silicon Controlled Rectifier ( SCR ). Dies ist sowieso nicht erwünscht, aber eine unglückliche Nebenwirkung dieser Anordnung. Es ist kein Problem, wenn bestimmte Regeln befolgt werden.

Ein typischer SCR verfügt über drei Anschlüsse: Anode, Kathode und Gate. Im Allgemeinen ist es für einige Geräte, die mit einer positiven Spannung an der Anode in Bezug auf die Kathode gesteuert werden müssen, in Vorwärtsrichtung vorgespannt. Der SCR blockiert jedoch jeden Strom, sofern das Gate nicht aktiviert ist. Um das Gate zu aktivieren, muss es über einen Schwellenwert ansteigen, der in diesem Design die Anodenspannung ist. Wenn die Verriegelung aktiviert ist, bleibt sie auch dann eingeschaltet, wenn das Tor abfällt. Sie bleibt eingeschaltet, bis die Anodenspannung auf einen Strom nahe Null abfällt. Für den CMOS-IC ähnelt die Kathode den Chips GND, die Anode ist die VDD-Schiene und die Gates sind die E / A-Pins. Dies ist der springende Punkt: Wenn ein E / A-Pin weit über VDD steigt, wird der Latch aktiviert und ein Kurzschluss zwischen VDD und GND erzeugt, der eine sehr große Strommenge verursacht, und dieser Strom hält den Latch am Brennen des ICs.

Um dies bei kleinen transienten Spitzen zu verhindern, werden den E / A-Leitungen Shottky-Dioden hinzugefügt, um den Eingang innerhalb der sicheren Zone auf GND - 0,3 V und VDD + 0,3 V zu klemmen. Diese Dioden können nur wenig Strom aufnehmen, und für ein robusteres Design kann immer noch eine externe Klemmung erforderlich sein.

Für weitere Informationen hat EEVblog ein schönes Tutorial dazu erstellt: EEVblog # 16 - CMOS SCR Latchup Tutorial