Wie werden 255 Tbit / s in der Glasfaserkommunikation verarbeitet?

Ich habe nie verstanden, wie die neuen Rekordgeschwindigkeiten für die Datenübertragung bei der Umwandlung von / in elektrische und optische Signale erreicht werden.

Angenommen, wir haben 255 TBit Daten und möchten sie in einer Sekunde übertragen. (Dies ist eine Errungenschaft der realen Welt.) Sie haben 255 TBits in beispielsweise 255 Billionen Kondensatoren (das ist RAM) gespeichert. Von uns wird nun erwartet, dass wir jeden nacheinander lesen und jedes Bit abfragen können, sodass wir eine Sekunde später alle 255 Billionen von ihnen gelesen haben. Dies wird offensichtlich nicht von einem 3-GHz-Prozessor orchestriert.

Was ist mit dem Empfangsende? Impulse kommen mit 255 THz, aber die Aktualisierungsrate der Elektronik, die versucht, ein eingehendes Signal zu lesen, beträgt bei weitem nicht 255 THz. Das einzige, was ich mir vorstellen kann, sind Tausende von Prozessoren, deren Taktsignale im Zeitmultiplex (verzögert) von weniger als 0,000000000001 Sekunden vorliegen. Obwohl mich die Art und Weise, wie man ein solches Multiplexing erreicht, zu meinem Problem mit diesem tausendfachen Frequenzunterschied zurückbringt.

Anstatt sich Gedanken über ein Forschungspapier zu machen, das die Dinge bis an die Grenzen treibt, müssen Sie zunächst die Dinge verstehen, die vor Ihnen liegen.

Wie stellt eine SATA 3-Festplatte in einem Heimcomputer eine serielle Verbindung mit 6 Gbit / s her? Der Hauptprozessor ist nicht 6 GHz und der auf der Festplatte ist sicherlich nicht so, dass es Ihrer Logik nach nicht möglich sein sollte.

Die Antwort ist, dass die Prozessoren nicht ein Bit nach dem anderen aussetzen. Es gibt eine dedizierte Hardware namens SERDES (Serializer / Deserializer), die einen parallelen Datenstrom mit niedrigerer Geschwindigkeit in einen seriellen Datenstrom mit hoher Geschwindigkeit umwandelt und dann wieder um das andere Ende. Wenn das in 32-Bit-Blöcken funktioniert, liegt die Rate unter 200 MHz. Diese Daten werden dann von einem DMA-System verarbeitet, das die Daten automatisch zwischen SERDES und Speicher verschiebt, ohne dass der Prozessor einbezogen wird. Der Prozessor muss lediglich den DMA-Controller anweisen, wo sich die Daten befinden, wie viel gesendet werden soll und wo eine Antwort erfolgen soll. Danach kann der Prozessor losgehen und etwas anderes tun. Der DMA-Controller unterbricht den Vorgang, sobald er fertig ist.

Und wenn die CPU die meiste Zeit im Leerlauf verbringt, kann sie diese Zeit verwenden, um einen zweiten DMA & SERDES zu starten, der bei einer zweiten Übertragung ausgeführt wird. Tatsächlich könnte eine CPU eine ganze Reihe dieser Übertragungen parallel ausführen, wodurch Sie eine recht gesunde Datenrate erhalten.

OK, dies ist eher elektrisch als optisch und es ist 50.000 Mal langsamer als das System, nach dem Sie gefragt haben, aber es gelten dieselben grundlegenden Konzepte. Der Prozessor verarbeitet die Daten immer nur in großen Stücken, die dedizierte Hardware verarbeitet sie in kleineren Stücken und nur einige sehr spezialisierte Hardware verarbeitet sie jeweils 1 Bit. Sie setzen dann viele dieser Links parallel.

Ein später Zusatz, der in den anderen Antworten angedeutet, aber nirgendwo explizit erklärt wird, ist der Unterschied zwischen Bitrate und Baudrate. Die Bitrate ist die Rate, mit der Daten übertragen werden. Die Baudrate ist die Rate, mit der Symbole übertragen werden. Auf vielen Systemen sind die Symbole, die mit Binärbits übertragen werden, und somit die beiden Zahlen tatsächlich gleich, weshalb zwischen den beiden eine große Verwechslungsgefahr bestehen kann.

Auf einigen Systemen wird jedoch ein Mehrbit-Codierungssystem verwendet. Wenn Sie statt 0 V oder 3 V pro Taktperiode 0 V, 1 V, 2 V oder 3 V pro Takt senden, ist Ihre Symbolrate gleich, 1 Symbol pro Takt. Aber jedes Symbol hat 4 mögliche Zustände und kann somit 2 Datenbits enthalten. Dies bedeutet, dass sich Ihre Bitrate verdoppelt hat, ohne die Taktrate zu erhöhen.

Keine realen Systeme, die ich kenne, verwenden ein so einfaches Multibitsymbol im Spannungspegel-Stil. Die Mathematik hinter realen Systemen kann sehr unangenehm werden, aber das Grundprinzip bleibt dasselbe. Wenn Sie mehr als zwei mögliche Zustände haben, können Sie mehr Bits pro Takt erhalten. Ethernet und ADSL sind die beiden am weitesten verbreiteten elektrischen Systeme, die diese Art der Codierung wie jedes moderne Funksystem verwenden. Wie @ alex.forencich in seiner ausgezeichneten Antwort sagte, verwendete das von Ihnen nachgefragte System das 32-QAM-Signalformat (Quadrature Amplitude Modulation), wobei 32 verschiedene mögliche Symbole 5 Bits pro übertragenem Symbol bedeuteten.

Anscheinend beziehen Sie sich speziell auf http://www.nature.com/nphoton/journal/v8/n11/full/nphoton.2014.243.html . Es kann hier gelesen werden: https://www.researchgate.net/publication/269099858_Ultra-high-density_spatial_division_multiplexing_with_a_few-mode_multicore_fibre .

In diesem Fall ist es etwas komplizierter als "ein optisches Signal". Die fragliche Verbindung verwendet mehrere Formen der Parallelität, um diese 255-Tbit / s-Zahl zu erreichen:

• Dichtes Wellenlängenmultiplexing wird verwendet, um 50 verschiedene Wellenlängen in 50-GHz-Intervallen (~ 0,8 nm im 1550-nm-C-Band) in die Faser zu stopfen, von denen jede 1/50 der Daten trägt.

• Die verwendete Faser ist eine maßgeschneiderte 7-Kern-Wenig-Mode-Faser mit 3 Moden pro Kern mit jeweils 2 Polarisationen für 7 × 3 × 2 = 42 unabhängige (mehr oder weniger) Kanäle. Es scheint, als ob das Verkaufsargument ihrer Faser darin besteht, dass die Isolierung zwischen den Kernen ziemlich gut ist, so dass der Empfänger nur das Übersprechen zwischen den Moden und Polarisationen jedes Kerns separat ausgleichen muss (7 parallele 6x6 statt 42x42).

Dann verwendeten sie ein 24,3-Gbaud-32-QAM-Signalformat (5 Bits pro Symbol, 24,3 × 5 = 121,5 Gbit / s) für alle 42 × 50 Kanäle bei einer Gesamtbandbreite von 0,1215 × 42 × 50 = 255,15 Tbit / s.

Diese Jungs haben hier tatsächlich ein bisschen geschummelt: Sie nehmen 50 Laser, multiplexen sie, modulieren diese mit einem einzigen IQ-Modulator und dekorrelieren dann die Polarisationen und Nachbarkanäle mit festen Verzögerungen, um sie mit unabhängigen Sendern zu emulieren. Es ist also wirklich nur ein Signal mit 121,5 Gbit / s, das 2100 Mal parallel wiederholt wird. Und das übertragene Signal ist wahrscheinlich nur eine pseudozufällige Binärsequenz (PRBS), die im laufenden Betrieb generiert und nicht aus dem Speicher ausgelesen wird. Oder es könnte aus einem schnellen SRAM oder einem Array von DRAM in einem Hochleistungsgenerator für beliebige Wellenformen ausgelesen werden.

Auf der Empfangsseite ist eine digitale Signalverarbeitung erforderlich, um die ursprünglichen Daten wiederherzustellen, indem das Übersprechen zwischen den Moden und Polarisationen in jedem Kern ausgeglichen und eine Fehlerkorrektur angewendet wird. In der Veröffentlichung wird eine Netto-Datenrate von 200 Tbit / s angegeben (ähnlich wie 1000BASE-X-Gigabit-Ethernet vor der Codierung 1 Gbit / s und danach 1,25 Gbit / s oder PCIe vor 2/4 / 7,877 Gbit / s) Kodierung und 2,5 / 5/8 Gbit / s danach), aber es ist unklar, welches Kodierungs- und Weiterleitungsfehlerkorrekturschema sie annehmen.

Es sieht auch so aus, als hätten sie keinen eigentlichen Empfänger gebaut, sondern verwenden stattdessen zwei Hochgeschwindigkeitsoszilloskope mit kohärenten Detektoren, um Rohdaten zu erfassen und die Signalverarbeitung und -entzerrung anschließend offline durchzuführen. Sie mussten auch eine phantastische zeitlich verschachtelte Erfassung durchführen, da sie gleichzeitig eine kohärente Erkennung aller drei Modi von jedem Faserkern ausführen mussten, aber nur 2 schnelle Oszilloskope zur Verfügung hatten. Und selbst mit dieser Konfiguration können sie jeweils nur eine Wellenlänge auf einem Faserkern empfangen - 729 Gbit / s und nur in kurzen Bursts.

Aber all dies ist in Ordnung, denn das Papier handelt von der Faser und nicht von der eigentlichen Verbindung.

TL; DR: Die 255-Tbit / s-Zahl ist etwas irreführend - sie haben keinen Transceiver gebaut, der dazu in der Lage ist, aber sie haben die Multicore-Glasfaser bewertet, die sie mit 2100 Kopien eines 121,5-Gpbs-Signals und einem einzelnen Empfänger hergestellt haben.

Wenn man die Details der fraglichen spezifischen Übertragung ignoriert (die @ alex.forencich bereits ausführlich besprochen hat), scheint es sinnvoll, den allgemeineren Fall zu betrachten.

Obwohl diese Übertragung 255 Tbit / s über die Glasfaser übertrug, werden extrem schnelle Glasfaserverbindungen bereits regelmäßig verwendet. Ich bin mir nicht sicher, wie viele Bereitstellungen es gibt (wahrscheinlich nicht sehr viele), aber es gibt kommerzielle Spezifikationen für OC-1920 / STM-640 und OC-3840 / STM-1280 mit Übertragungsraten von 100 bzw. 200 Gbit / s . Das ist ungefähr drei Größenordnungen langsamer als dieser Test gezeigt hat, aber mit den meisten gewöhnlichen Maßnahmen ist es immer noch recht schnell.

Also, wie geht das? Viele der gleichen Techniken werden verwendet. Insbesondere verwendet so ziemlich alles, was eine "schnelle" Faserübertragung ausführt, ein dichtes Wellenmultiplex (DWDM). Dies bedeutet im Wesentlichen, dass Sie mit einer (ziemlich) großen Anzahl von Lasern beginnen, die jeweils eine andere Lichtwellenlänge übertragen. Sie modulieren Bits auf diese und übertragen sie dann alle zusammen über die gleiche Faser - aber aus elektrischer Sicht speisen Sie eine Reihe vollständig separater Bitströme in die Modulatoren ein und mischen dann die Ausgänge optisch, also alle Diese unterschiedlichen Lichtfarben durchdringen dieselbe Faser zur selben Zeit.

Auf der Empfangsseite werden optische Filter verwendet, um die Farben wieder zu trennen, und dann wird ein Fototransistor verwendet, um einen einzelnen Bitstrom zu lesen.

Obwohl ich nur 7 Ein- / Ausgänge gezeigt habe, verwenden echte Systeme Dutzende von Wellenlängen.

Was das Senden und Empfangen angeht: Es gibt einen Grund, warum Backbone-Router teuer sind. Obwohl ein einzelner Speicher nur einen Bruchteil der Gesamtbandbreite einspeisen muss, benötigen Sie in der Regel immer noch ziemlich schnellen RAM - ein Großteil der schnelleren Teile von Routern verwendet einen ziemlich High-End-SRAM, sodass zu diesem Zeitpunkt die Daten stammen Tore, keine Kondensatoren.

Es ist wahrscheinlich erwähnenswert, dass es selbst bei niedrigeren Geschwindigkeiten (und unabhängig von physischen Implementierungen wie DWDM) Tradition ist, die Teile der Schaltung mit der höchsten Geschwindigkeit auf wenige, kleine Teile zu isolieren. Zum Beispiel spezifiziert XGMII die Kommunikation zwischen 10 Gigabit / Sekunde Ethernet MAC und PHY. Obwohl die Übertragung über das physikalische Medium ein Bitstrom (in jede Richtung) ist, der 10 Gigabit pro Sekunde überträgt, spezifiziert XGMII einen 32 Bit breiten Bus zwischen dem MAC und dem PHY, so dass die Taktrate auf diesem Bus ungefähr 10 GHz / 32 = beträgt 312,5 MHz (technisch gesehen ist die Uhr die Hälfte davon - sie verwendet DDR-Signale, sodass sowohl die ansteigenden als auch die abfallenden Flanken der Uhr erfasst werden). Nur im PHY muss sich jemand mit einer Multi-GHz-Taktrate auseinandersetzen. Natürlich ist XGMII nicht die einzige MAC / PHY-Schnittstelle,