Wie 1-Bit wurde im Flip Flop gespeichert?

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Ein Flip-Flop ist eine sequentielle Schaltung und speichert einen 1-Bit-Wert. Es werden jedoch nur grundlegende universelle Gatter und eine Rückkopplungsschaltung verwendet. Wie kann es dann einen 1-Bit-Wert speichern oder verarbeiten?

Ich dachte, dass es an der Nutzung der Uhr liegt, aber ich kenne den genauen Grund nicht.
Ist meine Annahme richtig oder nicht?

digital-logic flipflop

— Gouse Shaik
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Diese Leute hier haben alles klar erklärt. es ist so gut quora.com/What-is-a-flip-flop-circuit

— Martian2049

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Das am einfachsten zu verstehende Flip-Flop ist das SR-Flip-Flop (Set-Reset):

SR Flip-Flop

Normalerweise sind beide Eingänge hoch. Wenn Sie den Eingang nach unten ziehen, wird der Ausgang unabhängig vom anderen Eingang hoch. Da das andere NAND-Gatter jetzt an beiden Eingängen einen hohen Pegel sieht, ist der Ausgang niedrig. Selbst wenn wieder hoch geht, ist der andere Eingang niedrig, so dass der Ausgang seinen Zustand beibehält. Das ist der einfachste Weg, die Logik dazu zu bringen, sich an etwas zu "erinnern". $/S$ $Q$ $/Q$ $/S$ $Q$

Ausgehend vom SR-Flipflop können Sie eine kompliziertere registrierte Logik erstellen, wobei das D-Flipflop am häufigsten verwendet wird.

D Flip-Flop

Diese Schaltung wird manchmal als flankengetriggerten D -flipflop präsentiert, aber es ist wirklich pegelgetriggert , wo zum Gate das verwendet wird - Eingang. Wenn $CLK$ $D$ $CLK$ ist niedrig beide Eingänge des SR-Flipflops sind hoch und es behält seinen Ausgangszustand bei. Wann $CLK$ geht hoch die $D$ Eingabe entscheidet, ob $/S$ oder $/R$ wird niedrig und der Ausgang wird entsprechend eingestellt, wodurch der Zustand von gespeichert wird $D$ wann $CLK$ ging hoch. Der Unterschied zu einem echten flankengetriggerten D-Flip-Flop besteht darin, dass sich der Ausgang mit dem Eingang so lange ändert wie $CLK$ ist hoch. Um es zu einem flankengetriggerten Flip-Flop zu machen, müssen Sie einige Rückmeldungen einfügen, die das machen $CLK$ sofort nach dem Hoch wieder tief gehen. Der D-Typ-Latch, wie er genannt wird, speichert den Eingangszustand zum Zeitpunkt des $CLK$ Eingang geht niedrig; dh der Ausgang ändert sich nach dem nicht mehr $CLK$ geht wieder tief.

Dies ist ein flankengetriggertes D-Flip-Flop:

flankengetriggertes D-Flip-Flop

— stevenvh
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Die letzten Zeilen in deiner Antwort waren für mich nicht verständlich. Kannst du es kurz

— erklären

@Gouse - Die Ausgabe folgt der Eingabe, während CLK hoch ist, ändert sich jedoch nicht, wenn CLK niedrig ist. Wenn Sie also das CLK-Signal in kleine Impulse umwandeln können, ändert sich der Ausgang während dieses kleinen Impulses, bleibt danach jedoch unverändert. Der Eingang ist also zum Zeitpunkt des Impulses "eingefroren".

— Stevenvh

@ Dean - Ich schätze Ihren Beitrag, aber meine Antwort bezieht sich auf NAND-Flipflops.

— Stevenvh

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Für diejenigen, die keine Ingenieurstudenten sind (Neugierige), werde ich versuchen, eine Metapher in Ihren Kopf zu bekommen: Stellen Sie sich das Set-Reset-Flip-Flop-Bild als einen Wasserpark mit Wasserströmen anstelle von Elektrizität vor. Das Wasser fließt im Kreis wie eine Rutsche mit einigen Windungen. In dieser (einfachen) Metapher gibt es zwei mögliche Flüsse, Kreise oder Wege durch den Wasserpark. Ein Pfad / Kreis repräsentiert eine 1, der andere Pfad repräsentiert die 0 (in Ihrer Wahrheitstabelle). Wenn Sie den Pfad oder den Fluss (Status) ändern möchten, senden Sie entweder ein Signal über S oder über R, um die Gates anzupassen. Die Tore sind die beiden "Glocken" im Bild. Wenn Sie Komplexität hinzufügen, benötigt es mehr Tore (Glocken). Hoffe es hilft die Idee zu bekommen!

— PrivateStatic
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