Warum wird in der Industrie das NAND-Gatter dem NOR-Gatter vorgezogen?

Ich habe an zahlreichen Stellen gelesen, dass das NAND-Gatter in der Industrie dem NOR-Gatter vorgezogen wird. Die Gründe, die online gegeben werden, sagen:

NAND hat eine geringere Verzögerung als Nor aufgrund des NAND-PMOS (Größe 2 und parallel) im Vergleich zu NOR-PMOS (Größe 4 in Reihe).

Nach meinem Verständnis wäre die Verzögerung gleich. So funktioniert es meiner Meinung nach:

Absolute Verzögerung (Dabs) = t (gh + p)
g = logischer Aufwand
h = elektrischer Aufwand
p = parasitäre Verzögerung
t = Verzögerungseinheit, die technologisch konstant ist

Für NAND und NOR ergibt sich Gatter (gh + p) zu (Cout / 3 + 2). Auch t ist für beide gleich. Dann sollte die Verspätung doch gleich sein oder?

digital-logic delay

— Neugierig
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Wenn die Herstellung eines "NOR" -Gatters mit der gleichen Ansteuerungsfähigkeit die Verwendung von doppelt so großen Transistoren erfordert, was bedeutet das für die Gatekapazität dieser Transistoren und wie wirkt sich das auf die Geschwindigkeit aus?

— Supercat

Zumindest für die HC - Familie, TI - Listen identisch Ausbreitungsverzögerungen für den 74HC00 (NAND) und die 74HC02 (NOR)

— tcrosley

@placeholder Danke für die Klarstellung in deinem Kommentar zu meiner (jetzt) gelöschten Antwort. Es scheint, als beziehe sich das OP auf das interne Design von ICs und nicht darauf, dass Logikdesigner das eine oder andere verwenden, worauf ich mich fälschlicherweise bezog.

— Tcrosley

@tcrosley kein Problem, darf ich vorschlagen, dass Sie für die Lösung des Problems gerüstet sind?

— Platzhalter

Antworten:

1. NAND bietet weniger Verzögerung.

Wie Sie sagten, ist die Gleichung für die Verzögerung Aber die logische Aufwand für NAND ist geringer als die von NOR. Betrachten Sie die Abbildung mit zwei CMOS-NAND- und NOR-Eingängen. Die Anzahl gegen jeden Transistor ist ein Maß für die Größe und damit die Kapazität.

D e l ein y = t (G h + p)

$Delay = t(gh+p)$

g

$g$

Der logische Aufwand kann berechnet werden als . Welches gibt $g = C_{in}/3$

für 2EingangNAND und $g = 4/3$ für NAND-Gatter mit n Eingängen $g = \frac{n+2}{3}$

$g = 5/3$ $g = \frac{2n+1}{3}$

Siehe Wiki für Tabelle.

$h=1$ $p=2$

EDIT: Ich habe noch zwei Punkte dazu und bin mir beim letzten Punkt nicht 100% sicher.

2. NOR belegt mehr Fläche.

Wenn man die Größen der Transistoren in der Abbildung addiert, ist klar, dass die Größe von NOR größer ist als die von NAND. Und dieser Größenunterschied nimmt zu, wenn die Anzahl der Eingaben erhöht wird.

Das NOR-Gatter belegt mehr Siliziumfläche als das NAND-Gatter.

3. NAND verwendet Transistoren ähnlicher Größe.

Betrachtet man die Figur noch einmal, so haben alle Transistoren im NAND-Gatter die gleiche Größe, wohingegen NOR-Gatter dies nicht tun. Dies reduziert die Herstellungskosten des NAND-Gatters. Bei der Betrachtung von Gattern mit mehr Eingängen erfordern NOR-Gatter Transistoren mit 2 verschiedenen Größen, deren Größendifferenz im Vergleich zu NAND-Gattern größer ist.

— Nidhin
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Ihr dritter Kommentar ist einfach eine Wiederholung des zweiten Kommentars.

— Platzhalter

@placeholder Ich bin mir nicht sicher. Gehen Sie wie folgt vor: Nehmen Sie an, dass meine Schaltung entweder als "Nur NAND mit 2 Eingängen" oder als "Nur NOR mit 2 Eingängen" implementiert werden kann. Beim Entwerfen der Layoutmaske wäre es einfacher, wenn meine Transistoren die gleichen Abmessungen hätten. Ich kann eine Maske erstellen, indem ich sie kopiere (oder so ähnlich). Zeit und Aufwand und damit Kosten können reduziert werden. Korrigieren Sie mich, wenn es falsch ist.

— Nidhin

Für die erste Antwort sagten Sie, dass für 2 Eingangsgatter g (NAND) = 4/3 und g (NOR) = 5/3 gilt. Aber h (NAND) = Cout / Cin = Cout / 4 und h (NOR) = Cout / 5. und auch P (NAND und NOR) = Cpt / Cinv = 6/3 = 2. So d (NAND, NOR) = gh + p = (Cout / 3) 2 ..

— Neugierig

Oh, ich verstehe es jetzt. Wenn wir ein nand mit einem anderen fahren, ist h = 1 und in ähnlicher Weise weder ein anderes noch h = 1. Dann wäre ja die Verzögerung von nand 10/3 und für noch wird es 11/3 sein. Vielen Dank :)

— Neugierig

Grob gesagt ermöglichen Nmos-Transistoren im Vergleich zu Pmos-Transistoren den doppelten Strom pro Kanalfläche. Sie können sich vorstellen, dass der Nmos den halben Widerstand eines gleich großen Pmos hat. So wie die Cmos Nand-Topologie aussieht, bietet sie sich für Transistoren gleicher Größe an, wie Sie hier sehen können:
Bildbeschreibung hier eingeben

Wenn einer der Eingänge niedrig ist, treibt ein einzelner Pmos-Widerstand den Ausgang hoch. Wenn beide Eingänge hoch sind, gibt es 2 Nmos-Widerstände (~ = 1 Pmos-Widerstand). Wenn alle Transistoren die gleiche Mindestgröße eines Technologieknotens haben, ist diese Topologie ideal, da unabhängig davon, ob Sie den Ausgang hoch oder niedrig treiben, der Widerstand gegen Masse oder Vdd gleich ist.

Schließlich ist der Grund, warum Pmos-Transistoren nicht so gut wie Nmos-Transistoren sind, auf die geringere Ladungsträgermobilität von Löchern zurückzuführen, die die Hauptträger eines PMOS sind. Der Hauptträger von Nmos sind Elektronen mit deutlich besserer Mobilität.

Verwechseln Sie Nand Flash auch nicht mit Nand Cmos. Nand Flash Memory ist auch populärer, aber das hat verschiedene Gründe.

— Horta
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Ich denke, die Antwort wäre besser, wenn Sie über die relative Belastung (Gate-Bereich) und die relative Transkonduktanz und damit die Geschwindigkeit g_m / C sprechen.

— Platzhalter