Mehrzeilige Bash-Befehle im Makefile

Ich habe eine sehr komfortable Möglichkeit, mein Projekt über einige Zeilen mit Bash-Befehlen zu kompilieren. Aber jetzt muss ich es über Makefile kompilieren. In Anbetracht der Tatsache, dass jeder Befehl in einer eigenen Shell ausgeführt wird, ist meine Frage, wie man einen mehrzeiligen Bash-Befehl, der voneinander abhängig ist, am besten in einem Makefile ausführt. Zum Beispiel so:

for i in `find`
do
    all="$all $i"
done
gcc $all

Kann jemand erklären, warum selbst einzeilige Befehle bash -c 'a=3; echo $a > file'im Terminal korrekt funktionieren, aber im Makefile-Fall eine leere Datei erstellen?

Sie können einen Backslash für die Zeilenfortsetzung verwenden. Beachten Sie jedoch, dass die Shell den gesamten Befehl in einer einzigen Zeile verkettet empfängt. Sie müssen daher auch einige Zeilen mit einem Semikolon abschließen:

foo:
    for i in `find`;     \
    do                   \
        all="$$all $$i"; \
    done;                \
    gcc $$all

Wenn Sie jedoch nur die gesamte vom findAufruf zurückgegebene Liste übernehmen und an übergeben möchten, gccbenötigen Sie nicht unbedingt einen mehrzeiligen Befehl:

foo:
    gcc `find`

Oder verwenden Sie einen eher konventionellen $(command)Ansatz (beachten Sie jedoch die $Flucht):

foo:
    gcc $$(find)

Wie in der Frage angegeben, wird jeder Unterbefehl in einer eigenen Shell ausgeführt . Dies macht das Schreiben von nicht trivialen Shell-Skripten etwas chaotisch - aber es ist möglich! Die Lösung besteht darin, Ihr Skript so zu konsolidieren, dass make einen einzelnen Unterbefehl (eine einzelne Zeile) berücksichtigt.

Tipps zum Schreiben von Shell-Skripten in Makefiles:

1. Vermeiden Sie die Verwendung des Skripts $durch Ersetzen durch$$
2. Konvertieren Sie das Skript so, dass es als einzelne Zeile funktioniert, indem Sie ;zwischen Befehle einfügen
3. Wenn Sie das Skript in mehreren Zeilen schreiben möchten, schließen Sie das Zeilenende mit \
4. Beginnen Sie optional mit set -eder Übereinstimmung von make, um bei einem Unterbefehlsfehler abzubrechen
5. Dies ist völlig optional, aber Sie können das Skript mit ()oder {}um die Kohäsivität einer mehrzeiligen Sequenz zu klammern - dies ist keine typische Makefile-Befehlssequenz

Hier ist ein vom OP inspiriertes Beispiel:

mytarget:
    { \
    set -e ;\
    msg="header:" ;\
    for i in $$(seq 1 3) ; do msg="$$msg pre_$${i}_post" ; done ;\
    msg="$$msg :footer" ;\
    echo msg=$$msg ;\
    }

Was ist falsch daran, nur die Befehle aufzurufen?

foo:
       echo line1
       echo line2
       ....

Und für Ihre zweite Frage müssen Sie dem entkommen, $indem Sie $$stattdessen verwenden, dh bash -c '... echo $$a ...'.

BEARBEITEN: Ihr Beispiel könnte wie folgt in ein einzeiliges Skript umgeschrieben werden:

gcc $(for i in `find`; do echo $i; done)

Der richtige Weg, ein Makefile zu schreiben, besteht natürlich darin, tatsächlich zu dokumentieren, welche Ziele von welchen Quellen abhängen. Im trivialen Fall wird die vorgeschlagene Lösung von sich selbst fooabhängen, ist aber natürlich makeklug genug, um eine zirkuläre Abhängigkeit aufzuheben. Wenn Sie Ihrem Verzeichnis jedoch eine temporäre Datei hinzufügen, wird diese "auf magische Weise" Teil der Abhängigkeitskette. Es ist besser, ein für alle Mal eine explizite Liste von Abhängigkeiten zu erstellen, möglicherweise über ein Skript.

GNU make weiß, wie man gcceine ausführbare Datei aus einer Reihe von .cund .hDateien erstellt, also beträgt alles, was Sie wirklich brauchen, vielleicht

foo: $(wildcard *.h) $(wildcard *.c)

Mit der ONESHELL-Direktive können mehrere Zeilenrezepte geschrieben werden, die in demselben Shell-Aufruf ausgeführt werden sollen.

SOURCE_FILES = $(shell find . -name '*.c')

.ONESHELL:
foo: ${SOURCE_FILES}
    for F in $^; do
        gcc -c $$F
    done

Es gibt jedoch einen Nachteil: Sonderpräfixzeichen ('@', '-' und '+') werden unterschiedlich interpretiert.

https://www.gnu.org/software/make/manual/html_node/One-Shell.html